Versal アダプティブ SoC PCB デザインユーザーガイド (UG863)

Document ID: UG863
Release Date: 2024-04-01
Revision: 1.8 日本語

概要
Versal アダプティブ SoC の概要
この資料に関連する設計プロセス
PCB デザインの主な内容
旧世代との違い
Versal アダプティブ SoC の電源分配システム
はじめに
Versal アダプティブ SoC の電源レール
未使用の VCCO バンクと NC ピン
パワーマネージメントシナリオ
Versal デバイスで推奨されるデカップリングキャパシタの数
デカップリングキャパシタの使用法
デバイスのリソース使用率
電流ステップ負荷の前提
電圧リップルの前提
目標インピーダンス
プレーナ抵抗に関する推奨事項
リモート電圧センスラインの PCB 配線
センスラインの目的
センスラインの制限
専用センスピンを持つアダプティブ SoC
専用センスピンがないアダプティブ SoC
配線トンネルとセンスラインの使用
ランド側キャパシタ直下の配線
VCCINT と VCC_RAM を結合する場合のノイズ軽減ストラテジ
自己誘導ノイズ
PCB ノイズ
メモリインターフェイスの PCB ガイドライン
すべてのメモリインターフェイスに必要な配線のガイドライン
基準材料の仕様
異なるスタックアップの調整
DDR4 インターフェイスの PCB 配線ガイドライン
DDR4 インターフェイスの信号と接続
クラムシェルトポロジ
アドレスミラーリングを利用したクラムシェル配線の簡素化
DDR4 信号の物理的な設計規則
厚手 PCB (プリント回路基板) の配線規則の変更
DDR4 信号のタイミング制約規則
LPDDR4/4x インターフェイスの PCB 配線ガイドライン
LPDDR4/4x インターフェイスの信号と接続
LPDDR4/4x 信号の物理的な設計規則
LPDDR4/4x 信号のタイミング制約規則
RLDRAM3 インターフェイスの PCB 配線ガイドライン
RLDRAM3 インターフェイスの信号と接続
RLDRAM3 信号の物理的な設計規則
RLDRAM3 信号のタイミング制約規則
QDR-IV インターフェイスの PCB 配線ガイドライン
QDR-IV アプリケーションの信号と接続
QDR-IV 信号の物理的な設計規則
QDR-IV 信号のタイミング制約の規則
HBM2e の PCB 配線ガイドライン
PS、PMC、MIPI、GTY/GTYP トランシーバーインターフェイスの PCB ガイドライン
GTY/GTYP トランシーバーインターフェイス
PMC 専用ピン
CAN FD
ギガビットイーサネット MAC 10/100/1000 RGMII
I2C
MIPI
オクタル SPI
Quad SPI
SD/SDIO/eMMC
SelectMAP
SPI
トレースポートインターフェイスユニット
トリプルタイムカウンター
UART
USB 2.0
システムウィンドウウォッチドッグタイマー (WWDT)
Versal デバイスおよびパッケージ間の移行
Versal アダプティブ SoC 移行チェックリスト
パッケージ間のフットプリントの互換性
XPIO、HDIO、およびトランシーバーの数の違い
パッケージサイズ
VCCSDFEC レール
トランシーバー数の違い
XPIO の性能の違い
XPIO バンクのファブリックアクセスの制限
GTYP トランシーバーのファブリックアクセスの制限
I/O バンクおよび GT クワッドの番号の違い
GT_RCAL および GT_RREF の違い
デカップリングキャパシタのガイドライン
パッケージフライトタイムの違い
予約のセンスライン
IO_VR_700、IO_VR_800 ピンの違い
材料特性と挿入損失
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
改訂履歴
お読みください: 重要な法的通知

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