Vivado Design Suite 用户指南: 逻辑仿真 (UG900) - 2023.2 简体中文

Document ID: UG900
Release Date: 2023-10-18
Version: 2023.2 简体中文

概述
按设计进程浏览内容
逻辑仿真概述
受支持的仿真器
仿真流程
寄存器传输级的行为仿真
综合后仿真
实现后仿真
语言和加密支持
准备仿真
使用测试激励文件和激励
指向仿真器安装位置
编译仿真库
使用 Vivado IDE 编译仿真库
使用 Tcl 命令编译仿真库
更改 compile_simlib 默认设置
使用 AMD 仿真库
UNISIM 库
UNIMACRO 库
SIMPRIM 库
SECUREIP 仿真库
UNIFAST 库
使用 Verilog UNIFAST 库
使用 VHDL UNIFAST 库
使用仿真设置
认识仿真器语言选项
设置仿真运行时分辨率
添加或创建仿真源文件
处理仿真集
生成网表
生成功能网表
生成时序网表
使用 Versal CIPS VIP
使用第三方仿真器进行仿真
将第三方仿真器与 Vivado IDE 搭配使用来运行仿真
使用第三方工具运行时序仿真
转储 SAIF 用于功耗分析
在 Questa Advanced Simulator/ModelSim 中转储 SAIF
在 VCS 中转储 SAIF
转储 VCD
在 Questa Advanced Simulator/ModelSim 中转储 VCD
在 VCS 中转储 VCD
IP 仿真
在集成仿真运行期间使用自定义 DO 文件
在 Questa Advanced Simulator 中
在 Modelsim 中
在 VCS 中
在 Xcelium 中
ModelSim 和 Questa Advanced Simulator 的仿真步骤控制构造
在批处理模式下运行第三方仿真器
使用 Vivado 仿真器进行仿真
运行 Vivado 仿真器
主工具栏
“Run”菜单
仿真工具栏
“Sources”窗口
“Scope”窗口
“Objects”窗口
“Wave”窗口
波形对象
创建和使用多个波形配置
运行功能仿真和时序仿真
运行功能仿真
运行时序仿真
保存仿真结果
区分多轮仿真运行
关闭仿真
添加仿真启动脚本文件
查看仿真消息
管理消息输出
使用 launch_simulation 命令
示例
设计更改（重新启动）后重新运行仿真
使用保存的仿真器用户界面设置
默认设置
使用 Vivado 仿真器对仿真波形进行分析
使用波形配置和窗口
创建新的波形配置
打开 WCFG 文件
保存波形配置
打开先前保存的仿真运行
认识波形配置中的 HDL 对象
关于基数
更改默认基数
更改个别对象的基数
自定义波形
使用模拟波形
波形对象命名样式
重命名对象
更改对象显示名称
反转总线位顺序
更改 SystemVerilog 枚举的格式
控制波形显示
使用列大小调整句柄
使用鼠标滚轮滚动
使用缩放功能特性按钮
使用鼠标滚轮缩放
模拟波形的 Y 轴缩放手势
使用“Waveform Settings”对话框
更改显示的时间刻度
波形组织
信号与对象分组
使用分频器
定义虚拟总线
分析波形
使用光标
使用标记
使用浮动标尺
在波形配置中搜索值
分析 AXI 接口传输事务
认识协议实例
使用 IP integrator 标记 AXI 接口以供在 Vivado 仿真器内查看
在 Vivado 仿真器中查找协议实例
在“Objects”窗口中查找协议实例
使用 Tcl 命令查找协议实例
“Objects”窗口中的协议实例
将协议实例添加到波形窗口
以编程方式使用 get_objects
在“Wave”窗口中分析协议实例
使用传输事务条
分析 AXI 存储器映射 (AXI-MM) 接口
分析 AXI4-Stream (AXI-S) 接口
使用 Vivado 仿真器调试设计
源码级别调试
单步执行仿真
使用断点
添加条件
暂停仿真
追踪仿真的执行
强制将对象设为特定值
使用 Force 命令
Force Constant
Force Clock
Remove Force
在批处理模式下使用 Force
使用 Vivado 仿真器执行功耗分析
生成 SAIF 转储
SAIF Tcl 命令示例
使用 Tcl 仿真批处理文件转储 SAIF
使用 report_drivers Tcl 命令
使用值更改转储功能
使用 log_wave Tcl 命令
在对象、波形和文本编辑器窗口中执行信号交叉探测
工具专用 init.tcl
子程序调用栈支持
在 Vivado 仿真器中以批处理模式或脚本模式执行仿真
导出仿真文件和脚本
导出顶层设计
从 AMD IP 目录和块设计导出 IP
导出 Manage IP 工程
在批处理模式下运行 Vivado 仿真器
解析设计文件 xvhdl 和 xvlog
细化和生成设计快照 xelab
xelab
xelab 示例
Verilog 搜索顺序
Verilog 例化单元
VHDL 例化单元
`uselib Verilog 指令
xelab、xvhdl 和 xvlog xsim 命令选项
设计快照 xsim 仿真
xsim 可执行文件语法
xsim 可执行文件选项
代码覆盖率支持
在独立模式下运行 Vivado 仿真器的示例
步骤 1：分析设计文件
步骤 2：细化和创建快照
步骤 3：运行仿真
工程文件 (.prj) 语法
预定义的宏
库映射文件 (xsim.ini)
运行仿真模式
行为仿真
运行综合后和实现后仿真
使用 Tcl 命令和脚本
使用 -tclbatch 文件
从 Tcl 控制台启动 Vivado 仿真器
export_simulation
export_ip_user_files
编译、细化、仿真、网表和高级选项
编译器选项
Vivado 仿真器编译选项
Questa Advanced Simulator 编译选项
ModelSim 仿真器编译选项
VCS 仿真器编译选项
Xcelium Simulator 编译选项
细化选项
Vivado 仿真器细化选项
Questa Advanced Simulator 细化选项
ModelSim 仿真器细化选项
VCS 仿真器细化选项
Xcelium Simulator 细化选项
仿真选项
Vivado 仿真器仿真选项
Questa Advanced Simulator 仿真选项
ModelSim 仿真器仿真选项
VCS 仿真器仿真选项
Xcelium Simulator 仿真选项
网表选项
Vivado 仿真器网表选项
高级仿真选项
Vivado 仿真器中的 SystemVerilog 支持
将 SystemVerilog 用于特定文件
在独立模式或 prj 模式下运行 SystemVerilog
测试激励文件功能特性
通用验证方法论支持
Vivado 仿真器中的 VHDL 2008 支持
简介
编译和仿真
定点包和浮点包
受支持的功能特性
Vivado 仿真器中的直接编程接口 (DPI)
简介
编译 C 语言代码
xsc 编译器
使用 xelab 将已编译的 C 语言代码绑定到 SystemVerilog
C 语言和 SystemVerilog 边界上允许的数据类型
受支持的数据类型
适用于用户定义的类型的映射
枚举
打包结构体/联合体
解包结构体
svdpi.h 函数支持
DPI 中的开放阵列
示例
使用 -sv_lib、-sv_liblist 和 -sv_root 的导入示例
含输出的函数
简单的导入导出流程（演示 xelab -dpiheader 流程）
Vivado Design Suite 随附的 DPI 示例
Vivado IDE 中的 SystemC 支持
选择仿真模型类型
使用 SELECTED_SIM_MODEL IP 属性
使用 PREFERRED_SIM_MODEL 工程属性
受保护的模型
不受保护的模型
使用 Vivado 进行 SystemC 仿真
SystemC 仿真支持使用的仿真器
第三方工具的仿真器设置
GCC 路径设置
适用于子设计的自动测试激励文件生成
generate_vcd_ports
create_testbench
对设计示例使用测试激励文件自动生成
处理特殊情况
使用全局复位和三态
全局置位和复位信号线
全局三态信号线
使用全局三态及全局置位和复位信号
Verilog 中的全局置位和复位以及全局三态信号
VHDL 中的全局置位和复位以及全局三态信号
增量周期和争用状况
含意外结果的 VHDL 编码示例
使用 ASYNC_REG 约束
为同步元件禁用 X 传输
仿真配置接口
JTAG 仿真
SelectMAP 仿真
为仿真禁用块 RAM 冲突检查
转储切换活动交换格式文件用于功耗分析
跳过编译或仿真
跳过编译
跳过仿真
Vivado 仿真器 Tcl 命令中的值规则
字符串值解读
Vivado Design Suite 仿真逻辑
Vivado 仿真器混合语言支持和语言例外
使用混合语言仿真
仿真中混用语言的限制
混合语言仿真中的关键步骤
混合语言绑定与搜索
例化混合语言组件
端口映射和受支持的端口类型
泛型（参数）映射
VHDL 值与 Verilog 值之间的映射
VHDL 语言支持例外
Verilog 语言支持例外
Vivado 仿真器快捷参考指南
使用赛灵思仿真器接口
准备 XSI 函数用于动态链接
编写测试激励文件代码
编译 C/C++ 程序
准备设计共享库
XSI 函数参考
xsi_close
xsi_get_error_info
xsi_get_port_number
xsi_get_status
xsi_get_value
xsi_open
xsi_put_value
xsi_restart
xsi_run
xsi_trace_all
Vivado 仿真器 VHDL 数据格式
IEEE std_logic 类型
VHDL bit 类型
VHDL 字符类型
VHDL 整数类型
VHDL 实数类型
VHDL 阵列类型
Vivado 仿真器 Verilog 数据格式
附加资源与法律声明
查找其他文档
支持资源
参考资料
指向第三方仿真器相关附加信息的链接
培训资料
修订历史
请阅读：重要法律声明

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