Vitis チュートリアル: AI エンジン (XD100) - 2023.2 日本語

Document ID: XD100
Release Date: 2023-11-29
Version: 2023.2 日本語

Vitis チュートリアル: AI エンジン
AIE-ML での AI エンジン開発
AIE での AI エンジン開発
機械学習のための AI エンジン開発
機能チュートリアル
A to Z ベアメタルフロー
概要
サポート
AIE での GMIO の使用
概要
目標
手順
ランタイムパラメーターのリコンフィギュレーション
概要
目標
手順
サポート
パケットスイッチング
目標
手順
サポート
ハードウェアエミュレーションとハードウェアのための Versal 統合
概要
目標
チュートリアルの概要
セクション 1: x86simulator 用の AI エンジンコンパイラを使用した AI エンジンコードのコンパイルと、Vitis アナライザーでのコンパイル結果の確認
V++ フローの AI エンジン ADF グラフのコンパイル
Vitis アナライザーコンパイルの概要
セクション 2: x86simulator を使用した AI エンジングラフのシミュレーション
セクション 3: ソフトウェアエミュレーションのコンパイルと実行
1. v++ を使用した HLS カーネルのコンパイル
2.V++ を使用して、AI エンジンと HLS カーネルをプラットフォームを使用してリンクさせます。
3.A72 ホストアプリケーションのコンパイル
4. デザインのパッケージ
5. ソフトウェアエミュレーションの実行
セクション 4: AIE シミュレータ用の AI エンジンコードのコンパイル: Vitis アナライザーでのコンパイル結果の表示
重要
V++ フローの AI エンジン ADF グラフのコンパイル
Vitis アナライザーコンパイルの概要
セクション 5: aiesimulator を使用した AI エンジングラフのシミュレーションと、Vitis アナライザーでのトレースとプロファイル結果の確認
セクション 6: ハードウェアエミュレーションの実行と、Vitis アナライザーでの実行サマリの確認
1. v++ を使用した HLS カーネルのコンパイル
2.V++ を使用して、AI エンジンと HLS カーネルをプラットフォームを使用してリンクさせます。
3. A72 ホストアプリケーションのコンパイル
4. デザインのパッケージ
5. ハードウェアエミュレーションの実行
セクション 7: ハードウェア上でのコンパイルと実行
概要
サポート
AIE Compiler の機能
概要
目標
チュートリアルセクション
条件付きオブジェクト
ケース 1
2
ケース 3
ケース 4
マルチレート
UpConv の後 DownConv (バッファー)
DownConv の後 UpConv (バッファー)
分割および結合 (バッファー)
UpConv の後 DownConv (ストリーム)
DownConv の後 UpConv (ストリーム)
分割および結合 (ストリーム)
マルチキャスト
ケース 1: ストリームとバッファーのマルチキャスト
ケース 2: マルチレートバッファーのマルチキャスト
設計チュートリアル
Versal 薄型カスタムプラットフォームエクステンシブルシステム
AI エンジンデータムーバーの例
AI エンジン API スタイルのオブジェクト指向 C++ テンプレートクラスカーネル
AIE カーネルの説明 - C 関数スタイルのカーネル (グラフでは未使用)
ベクターデータムーバーの最適化に関する簡単な説明
ループの準備に関する特記事項
AIE デザインのコンパイルとビルド
AIE カーネルのシミュレーションとチェック
参考資料
AI エンジンの資料
Vitis 統合ソフトウェア開発プラットフォーム 2021.2 の資料
改訂履歴
AI Engine-ML プログラム
AI Engine-ML アーキテクチャ
概要
AI エンジン ML プロセッサアレイ
サポート
タイリングパラメーターのプログラミング
概要
タイリングパラメーターの構造
グラフィカルな例
その他の例
前にゼロパディングを使用した 1 D リニア
ゼロパディングと切り捨てを使用した 1D リニア
周囲にゼロパディングを使用した 3D リニア
サポート
計算最適化
パフォーマンス表
サポート
AI エンジン開発
機能チュートリアル
AI エンジンの A to Z フロー (Linux の場合)
AI エンジンの GMIO パフォーマンスプロファイル
事前に必要な手順
環境の設定
ADF グラフの再コンパイル
カスタムプラットフォームをターゲットにしてプログラマブルロジック (PL) カーネルを再コンパイル
ハードウェアエミュレーション
ハードウェアターゲットの指定
サポート
A to Z ベアメタルフロー
カスタムベースプラットフォームの作成
プラットフォーム
手順: Vivado で AMD Versal™ エクステンシブルエンベデッドプラットフォームのサンプルデザインを構築
手順 2: Vitis ソフトウェアプラットフォームでのプラットフォームのビルド
AIE アプリケーション作成
手順 1: 新規 AI エンジンアプリケーションプロジェクトの作成
手順 2: プロジェクトのビルドと [Emulation-AIE] の実行
PL アプリケーション作成
手順 1: ハードウェアビルドで使用するグラフの修正
手順 2: PL カーネルの追加
手順 3: ハードウェアリンクプロジェクトの設定
手順 4: システムのビルド
PS アプリケーション作成
手順 1: ベアメタルドメインに新しいプラットフォームを作成
手順 2: ベアメタル AI エンジン制御アプリケーションを構築
手順 3: フルシステムをパッケージ
手順 4: ハードウェアエミュレーションでシステムを実行
手順 5: ハードウェアをターゲットとにしたシステムを構築
手順 6: ハードウェアでシステムを実行
概要
AIE での GMIO の使用
AI エンジンの GMIO パフォーマンスプロファイル
デザインの概要
パフォーマンスプロファイル方法
C++ クラス API を使用したプロファイル
AI エンジンカーネルから受信した AI エンジンサイクルを使用したプロファイル
イベント API を使用したプロファイル
まとめ
AI エンジンの GMIO プログラミングモデル
手順 1 - 同期 GMIO 転送
AI エンジンコンパイラと AI エンジンシミュレータの実行
手順 2 - 入力用の非同期 GMIO 転送および出力用の同期 GMIO 転送
AI エンジンコンパイラと AI エンジンシミュレータの実行
手順 3 - 非同期 GMIO 転送およびハードウェアフロー
AI エンジンシミュレータとハードウェアフローの実行
まとめ
ランタイムパラメーターのリコンフィギュレーション
概要
概要
手順
非同期スカラー RTP
非同期アレイ RTP
非同期 RTP 読み出し
同期 RTP
概要
サポート
パケットスイッチング
パケットストリームベースの AI エンジンカーネル
パケットストリームのインターフェイスと操作
パケットストリームカーネル用グラフの構築
AI エンジンシミュレータ、HW エミュレーション、HW フローの実行
まとめ
サポート
バッファーベースの AI エンジンカーネル
パケットスイッチング機能を使用したグラフの構築
パケットフォーマット
データの準備および AI エンジンシミュレータの実行
パケットスイッチング用の PL カーネルの例
パケットスイッチングの PS コード例
ハードウェアエミュレーションおよびハードウェアフローの実行
まとめ
混合データ型を使用したバッファーベースの AI エンジンカーネル
AI エンジンシミュレータのデータの準備
PS アプリケーションおよび HW エミュレーションフロー
まとめ
サポート
ハードウェアエミュレーションとハードウェアのための Versal 統合
ハードウェアエミュレーションとハードウェアのための Versal 統合
概要
目標
チュートリアルの概要
セクション 1: x86simulator 用の AI エンジンコンパイラを使用した AI エンジンコードのコンパイルと、Vitis アナライザーでのコンパイル結果の確認
V++ フローの AI エンジン ADF グラフのコンパイル
Vitis アナライザーコンパイルの概要
セクション 2: x86simulator を使用した AI エンジングラフのシミュレーション
セクション 3: ソフトウェアエミュレーションのコンパイルと実行
1. v++ を使用した HLS カーネルのコンパイル
2.V++ を使用して、AI エンジンと HLS カーネルをプラットフォームを使用してリンクさせます。
3.A72 ホストアプリケーションのコンパイル
4. デザインのパッケージ
5. ソフトウェアエミュレーションの実行
セクション 4: AIE シミュレータ用の AI エンジンコードのコンパイル: Vitis アナライザーでのコンパイル結果の表示
重要
V++ フローの AI エンジン ADF グラフのコンパイル
Vitis アナライザーコンパイルの概要
セクション 5: aiesimulator を使用した AI エンジングラフのシミュレーションと、Vitis アナライザーでのトレースとプロファイル結果の確認
セクション 6: ハードウェアエミュレーションの実行と、Vitis アナライザーでの実行サマリの確認
1. v++ を使用した HLS カーネルのコンパイル
2.V++ を使用して、AI エンジンと HLS カーネルをプラットフォームを使用してリンクさせます。
3. A72 ホストアプリケーションのコンパイル
4. デザインのパッケージ
5. ハードウェアエミュレーションの実行
セクション 7: ハードウェア上でのコンパイルと実行
概要
サポート
Versal システムデザインのクロッキング
概要
目標
手順 1 - ADF グラフをビルド
手順 2: PL カーネルをクロッキング
手順 3 - v++ リンカー - システムを構築
手順 4 - ホストコードをコンパイル
手順 5 - パッケージデザインとボードでの実行
チャレンジ (オプション)
ハードウェアエミュレーション用にデザインを構築します。
概要
AI エンジンでの浮動小数点の使用
概要
AI エンジンのアーキテクチャの詳細
固定小数点のパイプライン
浮動小数点のパイプライン
浮動小数点の組み込み関数
Start、offset
fpneg、fpabs、fpadd、fpsub
fpneg
fpabs
fpneg_abs
fpadd、fpsub
fpadd_abs, fpsub_abs
fpmul
fpabs_mul
fpneg_mul
fpneg_abs_mul
fpmac, fpmsc, fpmac_abs, fpmsc_abs
fpmul_conf, fpmac_conf
浮動小数点の例
FIR フィルター
実数の浮動小数点フィルター
複素数の浮動小数点フィルター
Matrix Multiply
サポート
DSP ライブラリ
概要
パート 1: 単一のカーネルグラフを作成
ソースファイルを理解
アプリケーションをコンパイル
シミュレーションまで実行
Vitis アナライザーを使用してシミュレーション結果を確認
パート 2: マルチカーネルグラフを作成
パート 1 からのフィルターグラフの変更点
AI エンジンエミュレーションの構築
シミュレーションまで実行
Vitis アナライザーを使用してシミュレーション結果を確認
パート 3: フィルターパフォーマンスの最適化
パート 1 からのフィルターグラフの変更点
AI エンジンエミュレーションの構築
シミュレーションまで実行
Vitis アナライザーを使用してシミュレーション結果を確認
まとめ
デバッグウォークスルー
コマンドラインプロジェクトの Vitis IDE プロジェクトへの移行
手順 1: Vitis 統合 IDE の起動
手順 2: AI エンジンのコンポーネントの作成
手順 3: HLS コンポーネントの作成
手順 4: アプリケーションコンポーネントの作成
手順 5: システムプロジェクトの作成
サポート
X86 シミュレーションのデバッグウォークスルー
X86 シミュレーションのデバッグ手順
概要
機能
セクション 1
Vitis IDE でのビルドとシミュレーション
セクション 2
printf() を使用したデバッグ
セクション 3
ベクターデータ型での printf を使用したデバッグ
セクション 4
Vitis IDE のデバッガーを使用したデバッグ
セクション 5
デバッグの x86simulator オプション
データダンプ
デッドロックの検出
状況 1
状況 2
ファイルのトレースレポート
出力コンソールのトレースレポート
セクション 6
メモリアクセス違反および Valgrind サポート
環境変数の設定
実行手順
セクション 7
コマンドラインでの GDB の使用
コマンドラインでの x86simulation
GDB を使用した x86simulation
GDB サーバーを使用した x86simulator
実行手順
サポート
AI エンジンシミュレーションのデバッグウォークスルー
AI エンジンシミュレーションのデバッグウォークスルー
概要
機能
セクション 1
Vitis IDE でのビルドとシミュレーション
セクション 2
printf を使用したデバッグ
セクション 3
Vitis IDE のデバッガーを使用したデバッグ
制限
セクション 4
プロファイルとトレースオプションの有効化
実行手順
セクション 5
デッドロックの検出
セクション 6
Vitis アナライザーでのデッドロックの表示
セクション 7
メモリアクセス違反のデバッグ
セクション 8
カーネルデバッグ
セクション 9
デザインパフォーマンスのデバッグ
グラフ出力を使用したグラフスループットの計算
サポート
ソフトウェアエミュレーションのデバッグウォークスルー
ソフトウェアエミュレーションのデバッグウォークスルー
概要
機能
セクション 1
Vitis IDE を使用したソフトウェアエミュレーションのビルド
セクション 2
ソフトウェアエミュレーション用の Vitis IDE のデバッガーを使用したデバッグ
サポート
ハードウェアエミュレーションのデバッグウォークスルー
ハードウェアエミュレーションのデバッグウォークスルー
概要
機能
セクション 1
Vitis IDE を使用したハードウェアエミュレーションのビルド
セクション 2
Vivado ロジックシミュレータを使用した PL カーネルのデバッグ
セクション 3
ハードウェアエミュレーション結果を使用した AI エンジンのパフォーマンス
カーネルレイテンシの計算
グラフ出力を使用したグラフスループットの計算
セクション 4
Vitis IDE を使用したコマンドラインプロジェクトのソースコードのデバッグ (従来の方法)
サポート
ハードウェアのデバッグウォークスルー
デザインの実行とシステムメトリクス
機能
ハードウェア上でのデザインの実行
実行結果の解析
XRT を使用した AI エンジンステータスの出力
XBUtil ユーティリティを使用した、AI エンジンステータスの手動出力
XSDB を使用したデッドロック検出
ホストアプリケーションでのエラー処理とレポート
XRT Error Handling APIs
XBUtil の使用
ホストアプリケーションでの API の使用
グラフのスループットのプロファイリング
実行手順
送受信されるサンプル数をカウントするためのプロファイリング
サポート
システムのプロファイリング
機能
ハードウェアイメージの生成
ハードウェアプロファイリング機能
XRT フロー
Vitis アナライザーで [Multiple Profile Runs] を開きます。
プロファイリングデータの説明
AI エンジンコアのプロファイリングデータ**
AI エンジンメモリのプロファイリングデータ
インターフェイスのプロファイリングデータ
プロファイリングデータの解析
XSDB フロー
サポート
PL カーネルの解析
機能
デザインファイルの準備
PL プロファイルモニターを使用したプロファイリング
特定の AXI インターフェイスの監視用に ILA を挿入
デザインで ILA をイネーブル
Vivado での接続設定
キャプチャされた結果の確認
サポート
AI エンジンのイベントトレースと解析
イベントトレース解析機能
デザインの構築
ハードウェア実行の準備
XRT フロー
Vitis アナライザーを起動してイベントトレースファイルを確認
イベントトレースデータの詳細
XSDB フロー
イベントトレースの注意事項
イベントトレースの選択肢に関する注意事項
推奨されるイベントトレースストリーム数
イベントトレースの制限
Vitis IDE を使用したホストコードとカーネルソースコードのデバッグ
ハードウェアでのソースコードのデバッグの制限
サポート
AI エンジンの DSP ライブラリおよび Model Composer
概要
開始前の確認事項
概要
段階 1: デザインを作成してシミュレーション
段階 2: デザインをさらに解析
段階 3: コードの生成とエミュレーションの実行 - AI エンジン
段階 4: PLIO のビット幅を増加して再生成
まとめ
Versal のエミュレーション波形解析
概要
目標
チュートリアルの概要
デザインの概要
トランザクションレベルモデリング
手順
手順 1: デザインを構築
手順 2: XSIM 波形 GUI を使用してエミュレーションを起動
手順 3: XSIM 波形 GUI と QEMU を使用
波形の確認
PMC を使用した適切な起動の確認
PS (QEMU) から PL/AIE へのトランザクション生成
PL から AI エンジン
AI エンジンの RTP 信号
AI エンジンから PL、PL から DDR メモリ
制限
手順 4: Vitis アナライザーを使用
概要
AXIS 外部トラフィックジェネレーター
概要
目標
事前に必要な手順
チュートリアルの概要
ディレクトリ構造
開始前の確認事項
資料: AI エンジンのアーキテクチャの確認
ツール: ツールのインストール
環境: ターゲットプラットフォーム環境の設定
検証: Python 環境
その他のチュートリアル: Vitis コンパイラおよび AI エンジンの基本的な概念
System View
AXI トラフィック XO の接続
Python の理解
サイン波データベクターの作成
numpy のバイトアレイへの変換
AXI トランザクションの生成
AI エンジンアレイ出力の受信
バイトアレイの numpy への変換
結果のプロット
ハードウェアエミュレーションの実行
AI エンジンと Versal の統合
セクション 1: コンパイルカーネルおよび AI エンジングラフ
v++ をカーネルファイルのコンパイル
V++ フローの AI エンジン ADF グラフのコンパイル
v++ を使用したトラフィックジェネレーターの接続
セクション 3: A72 ホストアプリケーションのコンパイル
セクション 4: デザインのパッケージ
セクション 5: ハードウェアエミュレーションの実行
概要
サポート
AI エンジンのパフォーマンスおよびデッドロック解析チュートリアル
AI エンジングラフの実行および計測
グラフおよびカーネルコード
グラフの実行モデル
グラフパフォーマンスの測定
デザイン最適化の注意事項
まとめ
サポート
AI エンジンのデッドロック解析
よくあるデッドロックのシナリオ
AI エンジンのデッドロックの例と AI エンジンシミュレータでの解析
Vitis アナライザーを使用した AI エンジンのストール解析
ハードウェアエミュレーションフローでの AI エンジンのデッドロック検出
ハードウェアフローでの AI エンジンのデッドロック検出
まとめ
付録 (オプション)
手動ダンプとレジスタ読み出しでハードウェアエミュレーションおよびハードウェアで AI エンジンのステータスを検出
サポート
AI エンジンのステータス解析
デザインの設定と実行
オプション 1: 自動化された定期的な AI エンジンステータス出力
自動ステータス出力の解析
オプション 2: AI エンジンのステータスの手動出力
手動ステータス出力の解析
まとめ
サポート
AI エンジンへの IIR フィルターのインプリメント
Part1a
AI エンジンへの IIR フィルターのインプリメント - パート 1a
下準備
カーネルコード
Julia スクリプトに関する注記
適応型データフローグラフ
テストベンチコード
プログラムのビルドおよび実行
まとめ
参考資料
サポート
Part1b
要約
Julia スクリプト
適応型データフロー (ADF) グラフ
テストベンチコード
デザインのビルドおよび実行
ランタイム中の係数の変更
まとめ
サポート
Part2a
AI エンジンへの IIR フィルターのインプリメント - パート 2a
下準備
カーネルコード
テストベンチコード
解析
まとめ
サポート
Part2b
AI エンジンへの IIR フィルターのインプリメント - パート 2b
下準備
カーネルヘッダー
カーネルコード (AI エンジン API)
グラフコード
テストベンチコード
解析 (AI エンジン API を使用)
生成されたコード
スループット
カーネルコード (LLI)
まとめ
サポート
AI エンジンアプリケーションのポストリンクリコンパイル
演習 1: ダイレクトな AI エンジンのリコンパイル makefile フロー
初期化
フェーズ 1: AI エンジンアプリケーションおよび PL カーネルをコンパイルし、システムをリンク
フェーズ 2: AI エンジンアプリケーションを再コンパイルし、新しいシステムをパッケージして、ハードウェアエミュレーションを再度実行
オンボードテストの実行
サポート
ライセンス
演習 2: Vitis makefile フロー
初期化
フェーズ 1: AI エンジンアプリケーションおよび PL カーネルから固定プラットフォームを作成
フェーズ 2: Vitis で生成されたプラットフォームを使用して、AI エンジンアプリケーションを変更
オンボードテストの実行
サポート
ライセンス
AI エンジンシミュレーションおよびエミュレーションフロー用の Python および C++ の外部トラフィックジェネレーター
AI エンジンシミュレーションを使用した RTL トラフィックジェネレーターの実行
Step-1: ADF Graph Modifications
Step-2: Writing the traffic generator
Matlab
1. Instantiating the XTLM Utilies
2. Transmitting the data using send_data () API
3. Receiving the data using receive_data_with_size () API
CPP
1. Instantiating the XTLM Utilities
2. Transmitting the data using send_data (data_val, tlast) API
3. Receiving the data using receive_data_with_size API(expected_data_size)
Step-3: Run the Traffic Generator with AIE Simulation
Launching the external script
Launching the AIEsim process
Make Utility to run all the flows
Viewing the Results in the Vitis Analyzer
エミュレーションフローを使用した外部トラフィックジェネレーターの実行
手順 1: ADF グラフの変更
手順 2: グラフのみを制御するようにホストコードをアップデート
手順 3: ハードウェアエミュレーション用のリンク
手順 4: 外部トラフィックジェネレーターの記述
Matlab
1. XTLM ユーティリティのインスタンシエート
2. send_data (data_val, tlast) API を使用したデータの送信
3. receive_data_with_size (expected_data_size) API を使用したデータの受信
CPP
1. XTLM ユーティリティのインスタンシエート
2. send_data (data_val, tlast) API を使用したデータの送信
3. receive_data_with_size (expected_data_size) API を使用したデータの受信
手順 5: エミュレーションフローを使用したトラフィックジェネレーターの実行
外部スクリプトの起動
エミュレーションプロセスの起動
ソフトウェアエミュレーション
すべてのフローを実行する Make ユーティリティ
AI エンジンでの RTL IP の使用
概要
目標
チュートリアルの概要
手順 1 - Vivado™ Design Suite でのカスタム RTL カーネルの作成
手順 2 - Vivado™ コンパイラを使用した HLS カーネルの作成
手順 3 - ADF グラフのプログラマブルロジックへのインターフェイス
手順 4 - XCLBIN の構築
手順 5 - ホストアプリケーションの構築
手順 6 - パッケージ
手順 7 - エミュレーションの実行
エミュレーション波形を表示するには
概要
AIE シミュレーションでの Verilog トラフィックジェネレーターの使用
概要
目標
資料
AI エンジンのアーキテクチャの確認
トラフィックジェネレーター
ツールのインストール
チュートリアルの概要
セクション 1: このチュートリアルで使用するデザインの概要
ディレクトリ構造
セクション 2: 外部 RTL (Verilog/SV) ベースのトラフィックジェネレーターへの AIE 統合方法
AIE ラッパースタブモジュールの生成
ユーザー RTL と外部テストベンチの追加
外部テストベンチへの aie ラッパーのインスタンシエート
Vivado プロジェクト用の sim_ipc_axis IP の生成
セクション 3: AIEsim プロセスを使用した外部プロセスの起動
セクション 4: XSIM やサードパーティシミュレータでの外部 RTL シミュレーションのサポート
セクション 5: トラフィックジェネレーターの詳細
概要
サポート
AI エンジンコンパイラの機能
条件付きオブジェクトインスタンシエーション
概要
条件付きインスタンシエーションの基本
条件の使用例
ケース 1: 条件付きカスケードポート
ケース 2: サブグラフの条件付き配列
ケース 3: 条件付きシーケンシャルサブグラフ
ケース 4: 条件付き RTP ポート
サポート
AI エンジングラフのマルチレート
概要
マルチレートの例
I/O バッファーインターフェイス
UpConv の後の DownConv
DownConv の後の UpConv
分割と結合
ストリームインターフェイス
反復回数表示なし
UpConv の後の DownConv
DownConv の後の UpConv
分割と結合
サポート
データマルチキャスト
概要
ケース 1: ストリームとバッファーのマルチキャスト
ケース 2: マルチレートバッファーのマルチキャスト
サポート
設計チュートリアル
Versal 薄型カスタムプラットフォームエクステンシブルシステム
AI エンジンデータムーバーの例
AI エンジン API スタイルのオブジェクト指向 C++ テンプレートクラスカーネル
AIE カーネルの説明 - C 関数スタイルのカーネル (グラフでは未使用)
ベクターデータムーバーの最適化に関する簡単な説明
ループの準備に関する特記事項
AIE デザインのコンパイルとビルド
AIE カーネルのシミュレーションとチェック
参考資料
AI エンジンの資料
Vitis 統合ソフトウェア開発プラットフォーム 2021.2 の資料
改訂履歴
LeNet
概要
チュートリアルの概要
開始前の確認事項
ツール: ツールのインストール
環境: シェル環境の設定
スーパーサンプルレート FIR フィルター
シングルカーネル FIR インプリメンテーション
フィルターの説明
カーネルの設計
Interfaces
データと係数の管理
係数およびデータアップデートスケジューリング
コンパイルおよび解析
サポート
マルチカーネル FIR インプリメンテーション
カーネルの設計
C++ コードの解析
データおよび係数の管理と操作スケジューリング
コンパイルおよび解析
サポート
シングルストリームインターフェイス
スーパーサンプルレート FIR フィルター
スーパーサンプルレート FIR フィルターと多相分解
2.5 Gsps のデータストリームの計算を 2 つのフェーズに分けます。
グラフの設計
C++ コードの解析
コンパイルおよび解析
サポート
デュアルストリーム入力を使用したスーパーサンプルレート FIR フィルター
デュアルストリームのインパクト
グラフの設計
C++ コードの解析
コンパイルおよび解析
サポート
ビームフォーミング
モジュール 01: カスタムプラットフォーム
オプション一覧
依存関係
ビルドファイル
はじめに: カスタム Vitis エンベデッドプラットフォームとは何か
ハードウェアプラットフォームとは何か
ソフトウェアプラットフォームとは何か
プラットフォーム Vivado プロジェクト
プラットフォーム Vivado プロジェクトの作成
ブロックデザインの作成
ポートのインスタンシエーション
AI エンジン
AXI Debug Hub IP および Simulation Clock and Reset Generator IP
AXI SmartConnect
AXI Verification IP
クロックのインフラストラクチャ
CIPS
NoC
インターフェイス接続の作成
クロックの接続
AXI SmartConnect 接続
CIPS と NoC の接続
NoC 接続
クロックインフラストラクチャの接続
CPIS クロック
アドレスセグメントの作成
プラットフォーム属性の設定
制御インターフェイスの要件
メモリインターフェイスの要件
クロックの要件
for ループを使用したプラットフォーム属性の設定
DDR4 制約
ブロックデザイン用のラッパーの作成
ポストリンクの Tcl コマンド
タイミングクロージャ
エミュレーションの設定
プラットフォームの出力タイプ
Vivado プロジェクトのまとめ
ハードウェア XSA* のエクスポート
ソフトウェアプラットフォーム
プラットフォームの作成
ドメインの作成: AI エンジン
ドメインの作成: Linux
BIF ファイル
Boot ディレクトリ
ドメインの作成: ベアメタル
プラットフォームの生成
参考資料
サポート
モジュール 02: AI エンジンデザイン
オプション一覧
依存関係
ビルドファイル
概要
AI エンジンカーネル、グラフ、およびアプリケーション
AI エンジンカーネルおよびグラフ
カスケードチェーンのサブグラフ
ダウンリンクサブグラフ
アップリンクサブグラフ
テストグラフ
AI エンジンアプリケーション
カーネルへのデータ送信
AI エンジンカーネルのパラメーター
AI エンジンのサブグラフウィンドウの接続
AI エンジンアプリケーションデータファイル
AI エンジンのグラフアプリケーションのシミュレーション
パフォーマンスプロファイリング用のランタイムイベント API
まとめ
参考資料
サポート
モジュール 03: PL デザイン
依存関係
PL マスターカーネル
PL スレーブカーネル
ビルドファイル
PL カーネル: マスターおよびスレーブ
PL マスターカーネル
PL マスター実行フロー
リセット
コンフィギュレーション
BLOCK_SIZE
NITER および ROLLOVER_ADDR
Start
Done
IP カーネル化
PL スレーブカーネル
PL スレーブ実行フロー
リセット
コンフィギュレーション
BLOCK_SIZE
NITER および ROLLOVER_ADDR
Start
完了
AXI4-Stream Register Slice
ビームフォーミングデザイン: ダウンリンク AI エンジングラフ
ビームフォーミングデザイン: アップリンク AI エンジングラフ
参考資料
サポート
モジュール 04: AI エンジンおよび PL の統合
デザインのビルド
XCLBIN をゼロからビルド
オプション
依存関係
ビルドファイル
はじめに: システムのリンク
タイミングサマリ
REV0: vck190_v1_0_wrapper_timing_summary_routed.rpt
REV1: vck190_v1_0_wrapper_timing_summary_routed.rpt
REV0 コンフィギュレーションファイル (config.ini)
[connectivity] セクション
カーネル数
ストリーミング接続
[clock] セクション
[advanced] セクション
新しい XSA プラットフォーム: rev0
タイミングクロージャ
タイミングクロージャストラテジ
REV1 コンフィギュレーションファイル (config_2regslice.ini)
[connectivity] セクション
[clock] セクション
[vivado] セクション
新しい XSA プラットフォーム: rev1
参考資料
サポート
モジュール 05: ベアメタル PS ホストアプリケーション
はじめに: ベアメタルシステムの構築
デザインのビルド
main_partial.cpp と main_full.cpp の相違点
プラットフォームの作成
PS アプリケーションとソースコードのコンパイル
PS アプリケーションソースコードのリンク
ベアメタルソースコード
PS ホストアプリケーション
main 関数
test_dlbf/test_ulbf 関数
リセット
コンフィギュレーション
RAM の確認
Start
Wait for Done: 入力
Wait for Done: 出力
出力の検証
ULBF のテスト
参考資料
サポート
モジュール 06: システムインテグレーション: ベアメタル
デザインの構築: ハードウェアエミュレーション
依存関係
ビルドファイル
システムの実行: ハードウェアエミュレーション
デザインの構築: ハードウェア
依存関係
ビルドファイル
システムの実行: ハードウェア
参考資料
サポート
モジュール 07: PetaLinux
ベアメタルと PetaLinux の違い
デザインのビルド
PetaLinux のソフトウェアプラットフォームのビルド
PetaLinux の作成: BSP を使用した PetaLinux プロジェクトの作成
PetaLinux の設定: XSA を使用した PetaLinux プロジェクトのアップデート
PetaLinux の設定: ルートファイルシステムのカスタマイズ
PetaLinux の設定: デバイスツリーのアップデート
PetaLinux の設定: カーネル設定のカスタマイズ
PetaLinux の設定: クリーンアップ
PetaLinux のビルド: PetaLinux イメージのビルド
PetaLinux のビルド: SDK のビルド (ターゲット Sysroot の生成)
PetaLinux のビルド: SDK のインストール (ターゲット Sysroot の生成)
PetaLinux のビルド: PetaLinux イメージの生成
Versal カスタム PetaLinux プラットフォームのビルド
参考資料
サポート
モジュール 07: PetaLinux ブート
モジュール 08: Linux ソフトウェアアプリケーション
はじめに: PS ホストアプリケーションのプログラミング
実行フローチャート
PL カーネルを使用した UIO ドライバーのバインド
2023.2 での変更
AIE XCLBIN の読み込み
AI エンジンのリセット
XCLBIN を使用した AI エンジンの読み込み
実行途中での AI エンジンのリセット
コマンドラインの引数
サポート
モジュール 09: システムインテグレーション: Linux
システムを実行する
サポート
多相チャネライザー
多相チャネライザー
概要
チャネライザーの要件
MATLAB モデル
システムの分割
クロックレートと SSR プランニング
循環バッファー
多相フィルターバンク
循環シフトバッファー
IDFT
デザインの概要
多相フィルターバンクデザイン
離散フーリエ変換デザイン
デザインのビルドおよび実行
セットアップおよび初期化
ハードウェアエミュレーション
ハードウェア
Power Design Manager を使用した消費電力の見積もり
手順 1: VCK190 用デザインの構築と消費電力ターゲットの実行
手順 2: 新規プロジェクトの作成
手順 3: シミュレーションされたデザインとスイッチング動作を使用した AI エンジンの消費電力見積もりの改善
参考資料
サポート
ライセンス
素因数 FFT
素因数 FFT-1008
概要
MATLAB モデル
I/O 順列 (2D の場合)
I/O 順列 (3D の場合)
デザインの概要
INPUT PERMUTE カーネル
FFT-7 カーネル
TRANSPOSE1 カーネル
FFT-9 カーネル
TRANSPOSE2 カーネル
FFT-16 カーネル
OUTPUT PERMUTE カーネル
デザインリソース
デザインのビルドおよび実行
セットアップおよび初期化
ハードウェアエミュレーション
ハードウェア
参考資料
サポート
ライセンス
2D-FFT
AIE
Versal アクセラレーションライブラリを使用した 2023.1 Versal 2D-FFT インプリメンテーションチュートリアル (XD073)
AI エンジンへの実装
デザインのビルド
make ステップ
1 つのコマンドを使用したデザイン全体のビルド
make kernels: PL カーネルのコンパイル
make graph: Vitis コンパイラフローのための AI エンジン ADF グラフを作成します。
make xsa: Vitis ツールを使用した AI エンジンおよび HLS カーネルとプラットフォームとのリンク
make application: ホストアプリケーションのコンパイル
make package: デザインのパッケージ
make run_emu: ハードウェアエミュレーションの実行
ハードウェアでの実行
ハードウェアデザインの詳細
デザインの詳細
AI エンジンおよび PL カーネル
dma_hls
ソフトウェアデザインの詳細
AI エンジンカーネルおよびグラフ
適用型データフロー (ADF) グラフ
グラフクラスの定義
最上位アプリケーション
PL データムーバーカーネル
dma_hls (dma_hls.cpp)
最上位関数宣言
最上位関数定義
PS ホストアプリケーション
HLS
Versal アクセラレーションライブラリを使用した 2023.1 Versal 2D-FFT インプリメンテーションチュートリアル (XD073)
HLS インプリメンテーション
デザインのビルド
make ステップ
1 つのコマンドを使用したデザイン全体のビルド
make kernels: PL カーネルのコンパイル
make xsa: Vitis ツールを使用した HLS カーネルとプラットフォームとのリンク
make application: ホストアプリケーションのコンパイル
make package: デザインのパッケージ
make run_emu: ハードウェアエミュレーションの実行
ハードウェアでの実行
ハードウェアデザインの詳細
デザインの詳細
HLS/PL カーネル
FFT_2D
DMA_HLS
ソフトウェアデザインの詳細
HLS/DSP カーネル表現
データフロー
FFT 入力の定義
必要なヘッダーおよび関数宣言
FFT コアコンフィギュレーション構造
最上位関数
サブ関数の詳細
データの読み出し
FFT 関数
データの書き込み
PL データムーバーカーネル
dma_hls (dma_hls.cpp)
最上位関数宣言
最上位関数定義
PS ホストアプリケーション
FIR フィルター
AIE
デザインのビルド
make ステップ
1 つのコマンドを使用したデザイン全体のビルド
make kernels: PL カーネルのコンパイル
make graph: Vitis コンパイラフローのための AI エンジン ADF グラフを作成します。
make xsa: AI エンジンおよび HLS カーネルをプラットフォームとリンクさせるための Vitis ツールの使用
make application: ホストアプリケーションのコンパイル
make package: デザインのパッケージ
make run_emu: ハードウェアエミュレーションの実行
ハードウェアでの実行
ハードウェアデザインの詳細
デザインの詳細
AI エンジンおよび PL カーネル
ソフトウェアデザインの詳細
データフローグラフ
グラフクラスの定義
DSPLib FIR フィルターのインスタンシエート
接続情報の追加
最上位アプリケーション
PL カーネル
データムーバー (datamover.cpp)
引数
pragma HLS INTERFACE s_axilite
pragma HLS INTERFACE axis
pragma HLS PIPELINE II=1
PS ホストアプリケーション
Include graph.cpp
load_xclbin Function
データムーバークラス
FIR チェーンクラス
main 関数
1. コマンドライン引数をチェック
2.XCLBIN を開く
3.データムーバーカーネルおよび FIR チェーングラフを作成して初期化
4. データムーバーカーネルおよび FIR チェーングラフを実行
5. データムーバーカーネルの終了を待機
6.出力結果を検証
7.割り当てられたリソースを解放
参考資料
AI エンジンの資料
サポート
HLS
デザインのビルド
make ステップ
1 つのコマンドを使用したデザイン全体のビルド
make kernels: PL カーネルのコンパイル
make xsa: Vitis ツールを使用した HLS カーネルとプラットフォームとのリンク
make application: ホストアプリケーションのコンパイル
make package: デザインのパッケージ
make run_emu: ハードウェアエミュレーションの実行
ハードウェアでの実行
ハードウェアデザインの詳細
デザインの詳細
HLS PL カーネル
ソフトウェアデザインの詳細
N-Body シミュレータ
シミュレーションの実行
x86 マシンでの Python シミュレーション
結果
(オプション) アニメーション GIF の作成
次の手順
サポート
デザインの構築
AI エンジンデザイン
単一の Nbody() カーネル
4 つの NBody() カーネルのパケットスイッチング
ワークロードの分布と input_j
100 の N 体サブシステム
パケットスイッチングの必要性
(オプション) AI エンジンデザインのシミュレーション
参考資料
次の手順
サポート
デザインの構築
手順 1: Vitis ユーティリティライブラリパスを設定
手順 2: m2s_x2.cpp と s2m_x4.cpp のデータムーバーカーネルを生成
手順 3: HLS PL カーネルをコンパイル
HLS PL カーネル
m2s_x2
packet_sender
packet_receiver
s2m_x4
参考資料
次の手順
サポート
完全なシステムデザイン
完全なシステムデザイン
デザインインプリメンテーション
参考資料
次の手順
サポート
ホストソフトウェア
手順 1: ホストソフトウェアをコンパイル
手順 2: ホストソフトウェアをリンク
ホストソフトウェア
NBodySimulator API
Logger API
ログレベル:
ホストアプリケーション
参考資料
次の手順
SD カードイメージの生成およびハードウェア実行
SD カードイメージの生成
VCK190 ボードのブート
ハードウェア上でのデザインの実行
参考資料
次の手順
サポート
[Results] セクション
結果
レイテンシパフォーマンスの比較
デザインスループットの計算 (実効 vs 理論)
(オプション) buildx1_design および x10_design のビルド
x1_design のビルド (128 素粒子のシミュレーション)
x10_design のビルド (1,280 素粒子のシミュレーション)
サポート
x10 デザインの結果
x1 デザインの結果
デジタルダウンコンバージョンチェーン: イントリンシックから API への変換
目次
概要
ツール、デバイススピードグレード、および Makefile のアップグレード
コードのアップグレード
カーネル関数をカーネルクラスに変換
ウィンドウからバッファーに移行
イントリンシクスを API に置換
グローバル変数をカーネルクラスデータメンバーに移動
ステート変数を処理して x86sim をイネーブル
古いプラグマをアップデート
x86 コンパイルおよびシミュレーションをサポート
デザインのビルドおよび実行
セットアップおよび初期化
x86 論理シミュレーション
ハードウェアシミュレーション
概要
サポート
ライセンス
FIR フィルター
AIE
デザインのビルド
make ステップ
1 つのコマンドを使用したデザイン全体のビルド
make kernels: PL カーネルのコンパイル
make graph: Vitis コンパイラフローのための AI エンジン ADF グラフを作成します。
make xsa: Vitis ツールを使用した AI エンジンおよび HLS カーネルとプラットフォームとのリンク
make application: ホストアプリケーションのコンパイル
make package: デザインのパッケージ
make run_emu: ハードウェアエミュレーションの実行
ハードウェアでの実行
ハードウェアデザインの詳細
デザインの詳細
AI エンジンおよび PL カーネル
dma_hls
ソフトウェアデザインの詳細
HLS
デザインのビルド
make ステップ
1 つのコマンドを使用したデザイン全体のビルド
make kernels: PL カーネルの生成
make xsa: Vitis ツールを使用した HLS カーネルとプラットフォームとのリンク
make application: ホストアプリケーションのコンパイル
make package: デザインのパッケージ
make run_emu: ハードウェアエミュレーションの実行
ハードウェアでの実行
ハードウェアデザインの詳細
PL カーネルの詳細
プラットフォームの詳細
ソフトウェアデザインの詳細
バイリニア補間
概要
補間値の計算
デザインの前提
プログラマブルロジックインターフェイス
PLIO インターフェイス
AI エンジンテストベクトル
AI エンジンコードのベクトル化
AI エンジン浮動小数点ベクトルユニット
AI エンジンカーネル処理
例の実行
テストベクトルの生成
x86 シミュレーションの実行
AI エンジンシミュレーションの実行
結果の解析
Vitis アナライザー
テストベクトル比較
例のカスタマイズ
テスト画像および出力解像度の指定
マルチコア処理
参考資料
サポート
ライセンス

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