Vitis チュートリアル: ハードウェアアクセラレーション (XD099) - 2023.2 日本語

Document ID: XD099
Release Date: 2023-11-13
Version: 2023.2 日本語

Vitis チュートリアル: ハードウェアアクセラレーション (XD099)
機能チュートリアル
デザインチュートリアル
機能チュートリアル
RTL カーネル入門
IP/XO パッケージフロー
新規プロジェクトの作成
カーネルソースの追加
IP パッケージャーを開く
制御プロトコルの指定
ポートおよびインターフェイスの編集
制御レジスタおよびアドレスオフセットの追加
整合性のチェック、プロパティの割り当て、および IP のパッケージ
次の手順
ホストコードのプログラミング
XRT ネイティブ API の設定
デバイス ID の指定と XCLBIN のロード
カーネルおよびカーネル引数の設定
データの転送
カーネルの実行と結果の生成
次の手順
Vitis IDE プロジェクトでの RTL カーネルの使用
Vitis IDE プロジェクトでの RTL カーネルの使用
ハードウェアカーネル (.xo) の追加
プロジェクトをビルドします。
(オプション) ターゲットプラットフォームでのハードウェアのビルドと実行
makefile の使用
概要
C と RTL の混合
概要
チュートリアルの概要
開始前の確認事項
チュートリアルリファレンスファイルの入手
手順 1: C++ ベースのカーネルを使用したアプリケーションのビルド
C++ ベースのカーネル
ホストコード
アプリケーションのビルド
エミュレーションの実行
アプリケーションタイムラインの確認
手順のサマリ
手順 2: C++ および RTL ベースのカーネルを使用したアプリケーションのビルド
ホストコードのアップデート
C++ および RTL ベースのカーネルを使用したアプリケーションのビルドおよびエミュレーション
次の手順
データフローのデバッグおよび最適化
Dataflow Viewer の基本
概要を学ぶ
第 1 回演習
[Module Hierarchy] ビュー
[Dataflow Graph] ペイン
[Dataflow Properties] 表
RTL 協調シミュレーション後の [Dataflow Graph] の表示
波形を使用したデータフローパフォーマンスの確認
次の手順
パフォーマンス用の FIFO のサイズ変更とデッドロックの回避
チャネルのタイプ
デッドロック検出と解析
第 2 回演習
手動の FIFO サイズ変更
グローバルな FIFO サイズ変更
自動の FIFO サイズ変更
まとめ
複数 DDR バンクの使用
概要
チュートリアルの概要
開始前の確認事項
チュートリアルリファレンスファイルの入手
チュートリアルの設定
v++ リンカーオプションの設定
まとめ
複数の計算ユニットの使用
概要
チュートリアルの概要
開始前の確認事項
チュートリアルリファレンスファイルの入手
makefile フロー
ハードウェアエミュレーションの実行
ホストコードの確認
エミュレーション結果
カーネルを同時にエンキューするためのホストコードの改善
CU 数の増加
ハードウェアエミュレーションの実行と変更の確認
まとめ
Vivado インプリメンテーションの制御
概要
チュートリアルの概要
開始前の確認事項
チュートリアルリファレンスファイルの入手
Vitis 環境の設定
Vitis コンパイラからの Vivado 合成およびインプリメンテーションの制御
Vivado ツールでのデザインの最適化
最適化されたチェックポイントを再利用してデバイスバイナリを作成
手順のサマリ
まとめ
HBM のための最適化
HBM の概要
次の手順
HBM への移行
アプリケーションの概要
DDR の使用
DDR を使用したアプリケーションの実行
HBM への移行
HBM を使用したアプリケーションの実行
次の手順
HBM 帯域幅の確認
HBM 帯域幅の確認
順次アクセス
まとめ: 順次アクセスで達成される帯域幅は、ほとんどがトポロジから独立しており、約 13 Gb/s で一定しています。
ランダムアクセス
まとめ: 1 つの擬似チャネルに 256 MB 以上のデータ (またはそれ以下) でアクセスすると、複数の擬似チャネルにアクセスするよりも帯域幅が高くなります。
RAMA IP を使用したランダムアクセス
まとめ: RAMA IP は、必要なランダムメモリアクセスが 256 MB (1 つの HBM 擬似チャネル) を超える場合に、メモリアクセスの効率を大幅に向上させます。
概要
ホストメモリアクセス
XRT およびプラットフォームバージョン
チュートリアルの説明
カーネル構造
ホストコード
カーネルコンパイル
アプリケーションの実行
概要
Alveo での GT カーネルおよびイーサネット IP の使用
機能とデザインの概要
デザインフローとチュートリアルの手順
1. IP の生成
2.カーネルのパッケージ
3.Vitis のリンキング
概要
Native XRT C++ API を使用した FPGA 間の P2P 転送の有効化
XRT およびプラットフォームバージョン
概要
手順 1: ホストコードの元のバージョン (p2p でないもの) について理解
2.デザインの元の p2p 以外のバージョンの実行
3.p2p 転送に必要な変更についての理解
p2p データ転送に必要な手順
4. デザインの p2p バージョンの実行
付録: デザインを確認して理解して、同じ設定でデータフローを逆方向に変更
サポート
設計チュートリアル
ブルームフィルターの例
元のアプリケーションの概要
チュートリアルのインプリメンテーション
次の手順
アクセラレーションパフォーマンスの体験
次の手順
デバイスアクセラレーションアプリケーションの構築
FPGA でアクセラレーションする関数の特定
MurmurHash2 関数の評価
runOnCPU 関数の最初の for ループ (ハッシュ関数) を評価
runOnCPU 関数の 2 番目のループ (スコア計算機能) を評価
アプリケーション全体に対する現実的な目標の確立
達成可能な最大スループットの判断
FPGA アプリケーションの並列実行の特定
次の手順
カーネルのインプリメント
Bloom4x: 4 ワードを並列処理するカーネルインプリメンテーション
マクロアーキテクチャのインプリメンテーション
マイクロアーキテクチャのインプリメンテーション
Vitis ツールフロー使用したカーネルのビルド
初期ホストコードの確認
ソフトウェアエミュレーション、ハードウェアエミュレーション、およびハードウェア実行
リソース使用量の表示
プロファイルサマリレポートおよびタイムライントレースの確認
プロファイルサマリレポートの確認
タイムライントレースの確認
達成されたスループット
パフォーマンス向上の可能性
Bloom8x: 8 ワードを並列処理するカーネルインプリメンテーション
FPGA でのハードウェアの実行
リソース使用量の表示
プロファイルサマリレポートおよびタイムライントレースの確認
達成されたスループット
Bloom16x: 16 ワードを並列処理するカーネルインプリメンテーション
FPGA でのハードウェアの実行
パフォーマンス向上の可能性
次の手順
ホストとカーネル間のデータ移動
2 つのバッファーを使用したホストデータ転送と計算のオーバーラップ
ホストコードの変更
Bloom8x カーネルを使用したアプリケーションの実行
Bloom8x カーネルのプロファイルサマリレポートおよびタイムライントレースの確認
Bloom16x カーネルを使用したアプリケーションの実行
まとめ
複数のバッファーを使用したホストデータ転送と計算のオーバーラップ
ホストコードの変更
Bloom8x カーネルを使用したアプリケーションの実行
Bloom8x カーネルのプロファイルサマリレポートおよびタイムライントレースの確認
ホスト CPU と FPGA のオーバーラップ
ホストコードの変更
Bloom8x カーネルを使用したアプリケーションの実行
Bloom8x カーネルのプロファイルサマリレポートおよびタイムライントレースの確認
Bloom8x カーネルのプロファイルサマリレポートの確認
達成されたスループット
パフォーマンス向上の可能性
複数 DDR バンクの使用
コードの変更
8 ワードを並列処理するアプリケーションを実行
プロファイルサマリレポートおよびタイムライントレースの確認
まとめ
たたみ込みの例
概要およびパフォーマンスの見積もり
ビデオフィルターアプリケーションおよび 2D たたみ込みフィルター
1080p HD ビデオのパフォーマンス要件
ソフトウェアインプリメンテーション
ソフトウェアアプリケーションの実行
ハードウェアインプリメンテーション
ベースラインのハードウェアインプリメンテーションのパフォーマンス
最適化したハードウェアインプリメンテーションのパフォーマンス見積もり
2-D ビデオたたみ込みフィルター用のハードウェアカーネルモジュールの設計と解析
2-D たたみ込みフィルターのインプリメンテーション
カーネルの最上位構造
データムーバー
Window2D: ラインバッファーおよびウィンドウバッファー
Vitis HLS を使用使用したカーネルのビルドとシミュレーション
カーネルモジュールのビルド
2-D たたみ込みカーネルとホストアプリケーションのビルド
ホストアプリケーション
さまざまなホストアプリケーション
ホストアプリケーションの詳細
2D フィルタリング要求
2D フィルターディスパッチャー
アプリケーションのビルド
カーネルのビルドオプション
ホストのビルドオプション
アプリケーションのランタイムオプション
ソフトウェアエミュレーションの実行
ハードウェアエミュレーションの実行
システム実行
ハードウェア XCLBIN の構築
FPGA カーネルを使用したアプリケーション実行
プロファイルサマリ
アプリケーションタイムライン
まとめ
RTL システム統合の例
HLS C カーネル (alpha_mix) の作成
ハードウェアエミュレーション
波形レポート
アプリケーションのプロファイリング
実行ガイダンス
プロファイルサマリ
アプリケーションタイムライン
RTL カーネル (rtc_gen) の作成
最上位デザインの仕様の決定
RTL Kernel Wizard を使用したカーネルフレームの作成
rtc_gen カーネルの開発
RTL カーネルのパッケージ
巡回セールスマン問題
Vitis HLS プロジェクトを読み込む
Vitis HLS GUI の起動
次の手順
デザイン構造を理解
デザイン構造
次の手順
C シミュレーションを実行
Vitis HLS C シミュレーションの実行
次の手順
C 合成を実行
Vitis HLS C 合成の実行
次の手順
RTL/C 協調シミュレーションを実行
協調シミュレーションの実行
次の手順
デザインをエクスポートして Vivado でパフォーマンスを評価
Vivado でのアクセラレーション関数のエクスポートおよび評価
Vivado 結果の確認
次の手順
4 回のパラレル距離ルックアップを使用してパフォーマンスを向上
Vitis HLS へのプロジェクトの読み込み
コード変更の確認
C シミュレーションおよび C 合成の実行
ボトム RTL カーネルのデザインフローの例
RTL モジュール: Aes
AES 暗号化アルゴリズム
AES-ECB 暗号化
AES-ECB 復号化
AES-CBC 暗号化
AES-CBC 復号化
RTL モジュール AES
テストベンチ
使用法
RTL カーネル: krnl_aes
概要
カーネルの機能
IP の生成
Vivado IP および Vitis カーネルへのデザインのパック
手順 1: Vivado プロジェクトの作成およびデザインソースの追加
手順 2: クロック、リセット、AXI インターフェイスの推論およびクロックとの関連付け
手順 3: CTRL やユーザーカーネル引数を含む AXI 制御スレーブレジスタの定義の設定
手順 4: Vivado IP のパッケージおよび Vitis カーネルファイルの生成
テストベンチ
カーネルテストシステムとオーバーレイ (XCLBIN) の生成
ホストプログラミング
チュートリアルの使用方法
開始前の確認事項
チュートリアルの手順
1. IP の生成
2.スタンドアロンシミュレーションの実行
3.Vivado IP のパッケージと Vitis カーネルファイルの生成
4. カーネルテストシステムのオーバーレイファイルの構築
ハードウェアターゲットの場合
ハードウェアエミュレーションターゲットの場合
5. ホストプログラムのコンパイル
ターゲットカードのデバイス ID の検出
6.ハードウェアエミュレーションの実行 (オプション)
7.ホストプログラムのハードウェアモードでの実行
RTL カーネル: krnl_cbc
概要
カーネルの機能
IP の生成
Vivado IP および Vitis カーネルへのデザインのパック
1: Vivado プロジェクトの作成およびデザインソースの追加
2: クロック、リセット、AXI インターフェイスの推論およびクロックとの関連付け
3: CTRL やユーザーカーネル引数を含む AXI 制御スレーブレジスタの定義の設定
4: AXI マスターポートのポインター引数への関連付けおよびデータ幅の設定
5: Vivado IP のパッケージと Vitis カーネルファイルの生成
カーネル XML ファイルの手動作成
テストベンチ
カーネルテストシステムとオーバーレイ (XCLBIN) の生成
ホストプログラミング
チュートリアルの使用方法
開始前の確認事項
チュートリアルの手順
1: IP の生成
2.スタンドアロンシミュレーションの実行
3.Vivado IP のパッケージと Vitis カーネルファイルの生成
4. カーネルテストシステムのオーバーレイファイルの構築
ハードウェアターゲットの場合
ハードウェアエミュレーションターゲットの場合
5. ホストプログラムのコンパイル
ターゲットカードのデバイス ID の検出
6.ハードウェアエミュレーションの実行
7.ホストプログラムのハードウェアモードでの実行
コレスキーアルゴリズムアクセラレーション
ワークフロー
Vitis フロー
システム設定
Vitis ソフトウェアプラットフォームのインストール
Alveo U50 アクセラレータカードのインストール
Vitis を実行する環境の設定
Alveo U50 アクセラレータカードの検証
アルゴリズムアクセラレーション
アルゴリズムの説明
アルゴリズムソース
アルゴリズムの説明
CPU でのこのデザインの実行
次の手順
モジュール 1
ホストとカーネルを使用したコード設定
Vitis での作成およびエミュレーション
make の使用
Vitis アナライザーを使用したアプリケーションのエンドツーエンドのタイムライン解析
Vitis HLS を使用したカーネル最適化
モジュール 2
スループットのパイプライン処理
INTERFACE プラグマ
バーストモードの指定
次の手順
モジュール 3
使用されるカーネルリソース (通常の浮動小数点 vs 倍精度浮動小数点)
このモジュールのまとめ
次の手順
モジュール 4
コレスキーカーネルのコード変更
デザインの実行
結果のサマリ
まとめ
XRT ホストコードの最適化
概要
チュートリアルの概要
開始前の確認事項
チュートリアルリファレンスファイルの入手
モデル
デバイスバイナリ (xclbin) のビルド
ホストコード
host.cpp の main 関数
演習 1: 順不同イベントキューを使用してパイプライン処理済みのカーネルを実行
演習 2: カーネルおよびホストコードを同期
演習 3: OpenCL API バッファーサイズ
まとめ
次の手順
Alveo での Aurora カーネル
概要
krnl_aurora カーネルの開発
Aurora 64B/66B IP の生成
AXI Stream Data FIFO IP の生成
AXI コントロールスレーブモジュール
krnl_aurora 最上位モジュール
krnl_aurora カーネルのパッケージ
Strm_issue および strm_dump カーネル
カーネルの統合 (リンキング)
ホストプログラム
追加事項
1. Aurora IP について
2.RTL カーネル krnl_aurora
3.HLS カーネル strm_issue および strm_dump
4. 最上位リンキングに関する注意事項
概要
改訂履歴
単一始点最短経路アプリケーション
ワークフロー
Section 1 - Understanding the Workflow
Single Source Shortest Path kernel based on Vitis Graph Library L2
Designing other Kernels
Using krnls_wa for Computing the weighted_average Weights
Using krnls_search for Results Query
Programming the Host
Writing the Makefile
Overview of the Host/Kernel Paradigm
Introducing the Makefile
Next
環境のセットアップ
セクション 2 - 環境の設定
事前に必要な手順
Vitis™ 環境の設定
ライブラリのダウンロード
Vitis ライブラリの設定
設定のオプション
次の手順
アプリケーション
データ処理
パート 1: データ処理
CSR フォーマット
データプロセッシング
データセット
次の手順
アプリケーションの実行
パート 2: アプリケーションの実行
xrt.ini ファイルの設定
コードのコンパイルとアプリケーションの実行
HW TARGET の出力の読み出し
次の手順
プロファイリング
パート 3: プロファイリング
システムダイアグラム
プラットフォームダイアグラム
タイムライントレース
次の手順
GUI
パート 4: Vitis GUI を使用したアプリケーションの作成
Vitis ライブラリを使用したプロジェクトの作成
アプリケーションの構築
Debug
次の手順
Alveo を使用する開発
アクセラレーションの基礎
ハードウェアデザインの構築
ソフトウェアデザインの構築
アクセラレーションの基礎
アクセラレーションの概念
アクセラレーションを利用可能な部分の特定
Alveo の概要
ザイリンクスランタイム (XRT) および API
ランタイムソフトウェアデザイン
メモリ割り当ての概念
Alveo ソフトウェア入門
ガイド付きソフトウェアの例
提供されているデザインファイル
ハードウェアデザインの設定
例 0: Alveo イメージの読み込み
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 1: 単純なメモリ割り当て
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 2: 境界に揃えられたメモリ割り当て
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 3: XRT メモリ割り当て
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 4: データパスの並列処理
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 5: 計算および転送の最適化
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 6: OpenMP の使用
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント
例 7: Vitis ビジョンを使用したイメージサイズの変更
概要
キーコード
アプリケーションの実行
追加演習
例 8: Vitis ビジョンを使用した処理パイプラインの構築
概要
キーコード
アプリケーションの実行
追加演習
学習ポイント

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