テクニカル ブログ リンク集
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2023
Fast Fourier Transform IP のスケーリング係数の選択
(NEW!)
不適切な DC/DC デバイス コンフィギュレーションによる PS-GTR の PS_MGTRAVCC 電圧レベルの異常動作
(NEW!)
Versal ブート ファイルの概要
(NEW!)
UG947 (v2023.1) DFX (Dynamic Function eXchange) Versal チュートリアルの紹介
Queue DMA Subsystem for PCI Express (QDMA) のパフォーマンス調整: 一般的なガイドライン
NoC デバッグ
Versal 統合DDRメモリコントローラ(DDRMC)の
キャリブレーション動作
Versal の PDI 変更用 Tcl ユーティリティ
JESD204B リンク ダウン問題の基本的なデバッグ手法
Vivado: メッセー
ジの重要度
Versal デバイスでの 1G イーサネット インターフェイスの立ち上げ
Vitis による PetaLinux Versal ブート イメージのデバッグ
LI-IMX274MIPI-FMC V1.0 向けの MIPI CSI-2 RX Subsytem IP のデザイン フロー
PS-APU から Versal NoC 経由で AXI BRAM への基本的な読み出し/書き込みを実行する
Versal Advanced IO Wizard: ウィザードの使用方法とシミュレーション方法
CMAC サンプル デザインを使用した PAUSE パケットの動作
Versal ACAP CPM5 PCIE Gen4x8 QDMA CED のサンプル デザインの実行
評価ボードの Linux 上での GSL (GNU Scientific Library) サンプル プログラムの動作事例
Vivado インプリメンテーション クラッシュ デバッグ ガイド
HDMI サンプル デザインの作成とデバッグ
2022
自作のIPの暗号化
ザイリンクスの技術資料が改善されたインターフェイスへ移行
VPK120 開発ボードでの CED サンプル デザイン (Versal CPM Tandem PCIe) の実行
ザイリンクス MIPI DSI TX Subsystem IPの起動手順
40G50G Ethernet subsystemでの Auto-Negotiation/Link Trainingのシミュレーション
ビデオ ブログ - Video Processing Subsystem + HDMI サンプル デザイン
Zynq UltraScale+ RFSoC Gen3 データ コンバーターのオンチップ クロック分配の検証
ザイリンクス オンライン サポート リソース - 場所と使用するリソースの選択方法
Vivado 逆引き便利 report コマンド一覧
Versal PDI にカスタム CDO を追加する方法
DMA Subsystem for PCI Express (XDMA) - AXI メモリ マップド H2C デフォルト サンプル デザインの解析
シグナル インテグリティ シミュレーション - 入門: パート 2
Vivado ツール オプションを使用してホールド違反を改善する方法
Versal – CPM4 PCIe AXI ブリッジ モードを使用した PCIe エンドポイントの事例
Vivado 2022.1を使用したVersalのDDRMCのシミュレーション
Versal Clock Wizard - ダイナミック リコンフィギュレーション ポート (DRP) での APB3 インターフェイスの使用
Versal ACAP CPM4 PCIE GEN4x8 QDMA CED サンプル デザインの実行
Versal をターゲットとしてコマンド ラインから Vitis ワークスペースを作成
lspci と setpci コマンドを使用した PCIe 問題のデバッグ
MIPI DSI TX Subsystemの動作モード説明
Versal ACAP Integrated Block for PCIe のコンプリーション バッファーの拡張シミュレーション
AXIインターフェース経由でVersal Clock Wizardの動的リコンフィギュレイションする方法
シグナルインテグリティのシミュレーション – パート1
Vivado: 入力/出力タイミングに関するヒント
Vitis で PS DDR から MicroBlaze アプリケーションを実行
サポートコミュニティの使い方
ビデオ ブログ - Vivado 2019.1 で VCU118 ボードの HDMI サンプル デザインを VCU128 ボードに移植する方法
フロアプランのヒント
Versal – XilSEM Libraryのサンプル プログラムの実行事例
コンフィギュレーション・マネージメント・インターフェイスを通じて、Versal ACAP Integrated Block for PCI ExpressのPCIeコンフィギュレーション空間を読み出す
Versal - Vitisのサンプルプログラムを使ったQSPIメモリのプログラミング事例
ベアメタルアプリケーションに必要なメモリスペースを決定する方法
2021
メモリ インターフェイスのデバッグテクニック5 –デバッグ
メモリ インターフェイスのデバッグテクニック4 –サンプルデザインのインプリメンテーション
ビデオ ブログ - ZCU106 ボードに UHD-SDI TX サブシステムを含む TX のみのデザインをインプリメント
zynqmp_dram_test アプリケーションを使用した MPSoC PS DDR の診断
Zynq UltraScale+ RFSoC Gen3: RFSoC の APU による CLK104 モジュールのプログラム
Vivado 論理合成：予期せぬ実機動作を招かない為の最適化への理解
Vivado ILA コアを使用した Versal™ ACAP CPM Mode for PCI Express デザインのデバッグ
VitisでVersalPLMをデバッグする方法
VHDLにおける”work”ライブラリの使用
Versal メモリ インターフェイス入門
Versal デバイスでの 1G イーサネット インターフェイスの立ち上げ
Versal GTYシミュレーション：初期化、リセットとレート変更
Versal GTY LCPLL/RPLL 起動時の問題のデバッグ方法
Versal GTY - IP インテグレーターで複数の GTY クワッドにシンプレックスTX/RX コアをインプリメントする方法
Vivado シミュレータでの Versal ACAP Integrated Block for PCI Express IP のクイック テスト ケースの生成
UltraScale+ GTY と Versal GTY/GTYP の設計の違い
UltraScale/UltraScale+ メモリ IP – カスタム パーツの作り方
UltraScale/UltraScale/MIG DDR3/DDR4 のハードウェア不具合の事例
Zynq UltraScale+ RFSoC Gen3: RFSoC の APU による CLK104 モジュールのプログラム
Python を使用した PCIe 問題のデバッグ
PIOによるマスター動作
PetalinuxツールでのPatchファイルの使用方法、作成方法
MRMAC シミュレーション
MIPI CSI-2 TX/RX Subsystem のTDATAのピクセルデータのビット割り当て(Pixel Encoding)について
MIPI CSI-2 RX Subsystem と MIPI D-PHY RX IPのはじめてデバッグ手順
MicroBlaze の Versal CIPS IP を活用する方法
DDR キャリブレーション ピンを PL にエクスポートする方法
2020
解析パート 2: RF アナライザーのアンボックス
解析パート 1: RF アナライザーのアンボックス
メモリ インターフェイスのデバッグ テクニック3 – PCB ガイドライン
メモリ インターフェイスのデバッグ テクニック2 – MIG サンプル デザインの生成
メモリ インターフェイスのデバッグ テクニック１ – プロジェクト開始前の確認事項
基本的なフォーラムの使用方法
ザイリンクス評価ボード用デバイスツリーの変更例
Zynq-7000 および Zynq MPSoC デバイスでの PL から PS への割り込みを設定するためのレジスタ
Zynq MPSoC デバイスの GEM を使用する場合のデバッグに関するヒント
UltraScale/UltraScale+ GTYでAurora 8B10B IPの使用を可能にする方法
UltraScale/UltraScale+ GTH/GTYラインレートを動的に変更する方法
RF データ コンバーターの同期化
RF データ コンバーター ソフトウェア ドライバー - 簡単でストレスフリー
RF データ コンバーター IP のサンプル シミュレーション
MPSoC PS GEM TX/RX MACの簡易プログラミング・シーケンス