DPUCVDX8G ポートの説明 - 1.2 日本語

Versal ACAP 向け DPUCVDX8G 製品ガイド (PG389)
Document ID
PG389
Release Date
2022-06-24
Version
1.2 日本語

DPUCVDX8G から、Noc および PS へと接続するためのポートがあります。PS から DPUCVDX8G PL コンポーネントへのインターフェイスは、レジスタ コンフィギュレーション用に使用されます。DPUCVDX8G PL コンポーネントから NoC へのインターフェイスは、イメージおよび重みの転送に使用されます。PL コンポーネントから AI エンジン コンポーネントへのインターフェイスは、これらの中間に存在するデータ交換のために使用されます。次の図に、DPUCVDX8Gの最上位インターフェイスを示します。

図 1. DPUCVDX8G から PS および NoC への接続

DPUCVDX8G アーキテクチャを構成するためのパラメーターがあります。DPUCVDX8G のそれぞれのインターフェイスのデータ幅や数は、アーキテクチャごとに異なります。C32B1CU1 (CPB_N=32、CU_N=1) アーキテクチャの DPUCVDX8G IP カタログのスクリーン キャプチャを次に示します。

図 2. C32B1CU1 アーキテクチャの DPUCVDX8G ポート
表 1. DPUCVDX8G ポートの説明
ポート名 インターフェイス タイプ データ幅 I/O 説明
m_axi_aclk クロック 1 I DPUCVDX8G の汎用ロジックで使用する入力クロック。
m_axi_aresetn リセット 1 I DPUCVDX8G の汎用ロジックで使用するアクティブ Low のリセット。
s_axi_aclk クロック 1 I S_AXI_CONTROL の AXI クロック入力。
s_axi_aresetn リセット 1 I S_AXI_CONTROL のアクティブ Low のリセット。
interrupt 割り込み 1 O DPUCVDX8G からのアクティブ High の割り込み出力。
S_AXI_CONTROL AXI4-Lite 32 I/O DPUCVDX8G レジスタ用の 32 ビット AXI4-Lite インターフェイス。
Sxx_OFM_AXIS AXI4-Stream 64 I AI エンジン側から PL 側への出力特徴マップ。ポート数は、DPUCVDX8G アーキテクチャとバッチ数によって異なる。
Mxx_IFM_AXIS AXI4-Stream 128 O PL 側から AI エンジン側への入力特徴マップ。ポート数は、DPUCVDX8G アーキテクチャとバッチ数によって異なる。
Mxx_WGT_AXIS AXI4-Stream 128 O PL 側から AI エンジン側への重みデータ。ポート数は、DPUCVDX8G アーキテクチャとバッチ数によって異なる。
M00_INSTR_AXI AXI4 32 I/O DPU の命令に使用する 32 ビット メモリ マップド AXI インターフェイス。
M00_BIAS_AXI AXI4 128 I/O バイアス データの読み込みに使用する 128 ビット メモリ マップド AXI インターフェイス。
Mxx_IMG_AXI AXI4 128 I/O イメージの読み込みと出力のアップロードに使用する 128 ビット メモリ マップド AXI インターフェイス。ポート数は、DPUCVDX8G アーキテクチャとバッチ数によって異なる。
Mxx_WGT_AXI AXI4 512 I/O 共有重みの読み込みに使用する 512 ビット メモリ マップド AXI インターフェイス。ポート数は 4 に固定。