| 核相关信息 |
| 支持的器件系列 |
Versal®
AI Core 系列 |
| 支持的用户接口 |
AXI4-Lite、AXI4-Stream 和 AXI4-MM
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| 资源 |
请参阅 资源使用情况
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| 随核提供 |
| 设计文件 |
加密 RTL 和加密 AIE 内核代码 |
| 设计示例 |
Verilog |
| 测试激励文件 |
不提供 |
| 约束文件 |
赛灵思约束文件 |
| 仿真模型 |
不提供 |
| 支持的软件驱动程序 |
包含在 PetaLinux 中 |
| 经过测试的设计流程
1
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| 设计输入 |
Vitis™
统一软件平台 |
| 仿真 |
不适用 |
| 综合 |
Vivado®
综合 |
| 支持 |
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赛灵思技术支持网页
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- 如需了解受支持的第三方工具版本信息，请参阅
Vitis 统一软件平台文档：应用加速开发(UG1393)。
- DPUCVDX8G 是由 Vitis AI 编译器生成的指令来驱动的。目标神经网络 (NN) 或 DPUCVDX8G 硬件架构发生更改时，必须通过更新 arch.json 文件来重新生成包含 DPUCVDX8G 指令的相关 .xmodel 文件。
- DPU 不支持 hw_emu 函数。原因如下：
- DPU 的 RTL 代码已加密。Vitis 不会对源代码进行分析。
- DPU 是协处理器，需要高度复杂的测试环境才能进行充分的设计验证。
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