DPUCVDX8G IP 中有 3 个时钟域：
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s_axi_aclk用于寄存器配置。 -
m_axi_aclk用于 DPUCVDX8G PL 组件中的通用逻辑控制。 -
s00_aie_aclk用于 AI 引擎组件。
PL 组价上的 2 个输入时钟均可各自配置为不同频率。通常，s_axi_aclk 设为较低频率以便获取更好的时序收敛。因此，这 2 个输入时钟的对应复位都必须正确配置。
s00_aie_aclk 是 AI 引擎模块的输出时钟。该时钟输出到 NoC，用于 AI 引擎与 NoC 之间的数据传输。s00_aie_aclk 的频率可在 Vitis 流程中进行设置。
时钟域
下图显示了 3 个时钟域。
图 1.
DPUCVDX8G 中的时钟域
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s_axi_aclk -
s_axi_aclk用于寄存器配置模块。此模块可通过 S_AXI_CONTROL 接口接收 DPUCVDX8G 配置。DPU 配置寄存器更新频率非常低，大部分此类寄存器都是在任务开始时置位的。建议 S-AXI 时钟使用 150 MHz 的频率。 -
m_axi_aclk -
m_axi_aclk可用于 PL 组件中的大部分逻辑，但不可用于寄存器配置模块。m_axi_aclk同样用于 DPUCVDX8G PL 与 NoC 之间的数据传输。m_axi_aclk是来自 PL 组件的所有 AXI4 主接口和 AXI4-Stream 接口的关联时钟。此时钟的建议频率为 333 MHz。 -
s00_aie_aclk -
s00_aie_aclk（与 AIE IP 的s00_axi_aclk管脚相连）是 AI 引擎阵列的工作时钟，也是该阵列与 NOC 之间的接口。其频率由 AIE IP 中的 AIE_CORE_REF_CTRL_FREQMHZ 设置，此频率应设为m_axi_aclk（与 AIE IP 的aclk0管脚相连）频率的 4 倍，或者设为最大 AIE 频率（例如，对于 VCK190 评估板上的 XCV1902-2MP 器件，应设为 1.25 GHz）。AIE_CORE_REF_CTRL_FREQMHZ 的频率可在 Vitis 流程的postlink.tcl文件中进行设置。