DPU の周波数のスケール ダウン - 2.5 日本語

カードの消費電力には制限があるため、周波数のスケールダウンが必要になることがあります。

DPU コア クロックは、プラットフォーム Clock_1 (デフォルト値は 100MHz) で駆動される内部 DCM モジュールから生成され、コア クロックは常に Clock_1 に線形的に比例します。たとえば、U50LV-10E275M オーバーレイでは、275MHz のコア クロックは 100MHz のクロック ソースで駆動されます。このオーバーレイのコア クロックを 192.5MHz にするには、Clock_1 の周波数を (192.5/275)*100 = 70MHz に設定する必要があります。

VART/ライブラリ サンプルを実行する前に、XRT xbutil ツールを使用して DPU オーバーレイの動作周波数をスケール ダウンできます。周波数のスケール ダウンの前に、まずオーバーレイを FPGA にプログラムしておく必要があります。次のコマンドの例を参照して、FPGA をプログラムし、周波数をスケール ダウンしてください。これらのコマンドは Clock_1 を 80MHz に設定し、ホスト側または Docker で実行できます。

/opt/xilinx/xrt/bin/xbutil reset -d <user bdf>
/opt/xilinx/xrt/bin/xbutil program -d <user bdf> -u <xclbin path>
/opt/xilinx/xrt/bin/xbutil --legacy clock -d <user bdf> -g 70

xbutil ツールの詳細は、XRT の資料 を参照してください。<xclbin path> は対応する xclbin ファイルのフル パスで、通常は /opt/xilinx/overlaybins です。