ザイリンクスは、DPU IP およびコンパイラを引き続き改善し、より優れた性能を持つ多くの演算子をサポートします。次の表に、DPU でサポートされる標準的な動作と設定 (カーネル サイズ、ストライドなど) を示します。動作の設定がこれらの制限値を超えると、その演算子は CPU に割り当てられます。DPU でサポートされる演算子は、DPU のタイプ、ISA バージョン、および設定によって異なります。
DPU は、個々の要件に合わせてコンフィギュレーション可能です。エンジンを選択し、イントリンシクス パラメーターを調整し、独自の DPU IP と TRD プロジェクトを作成できます。このため、制限はコンフィギュレーションによって大きく異なります。下記の製品ガイドでコンフィギュレーションに関する情報を確認するか、独自の DPU コンフィギュレーションでモデルをコンパイルしてください。どの演算子を CPU に割り当てることができるかが、コンパイラから示されます。次の表は、各 DPU アーキテクチャの特定のコンフィギュレーションを示しています。
- 『Zynq UltraScale+ MPSoC 向け DPUCZDX8G 製品ガイド』 (PG338)
-
『たたみ込みニューラル ネットワーク (CNN) 用 DPUCAHX8H 製品ガイド』 (PG367)
- 『Versal ACAP 向け DPUCVDX8G 製品ガイド』 (PG389)
- 『たたみ込みニューラル ネットワーク用 DPUCVDX8H v1.0 LogiCORE IP 製品ガイド』 (PG403)
次に、さまざまな深層学習フレームワークで従来から使用されている演算子を示します。コンパイラは、これらの演算子を自動的に解析し、XIR 形式に変換し、DPU または CPU に分配できます。これらの演算子は、部分的にツールでサポートされており、参照用としてここに一覧を示します。これらの制限に従って、浮動小数点モデルの検査 を使用してモデル内の演算子を自動的にチェックできます。