由于卡的功耗限制，有时需要执行按比例缩小频率的操作。
DPU 核时钟是从内部 DCM 模块生成的，此模块由默认值为 100 MHz 的平台 Clock_1 驱动，该核时钟始终与 Clock_1 保持线性比例关系。例如，在 U50LV-10E275M 覆盖层中，275 MHz 核时钟由 100 MHz 时钟源驱动。要将此覆盖层的核时钟设为 192.5 MHz，请将 Clock_1 频率设为 (192.5/275)*100 = 70 MHz。
您可使用 XRT xbutil 工具来按比例缩小 DPU 覆盖层的运行频率，然后再运行 VART/Library 示例。执行频率缩小操作前，应首先将覆盖层编程到 FPGA 中。请参阅以下命令示例，了解如何执行 FPGA 编程以及如何按比例缩小频率。这些命令将把 Clock_1 设为 80 MHz，并且可在主机上或 Docker 内运行。
/opt/xilinx/xrt/bin/xbutil reset -d <user bdf>
/opt/xilinx/xrt/bin/xbutil program -d <user bdf> -u <xclbin path>
/opt/xilinx/xrt/bin/xbutil --legacy clock -d <user bdf> -g 70如需了解有关 xbutil 工具的更多信息，请参阅 XRT 文档。<xclbin path> 是对应 xclbin 文件的完整路径，通常源自 /opt/xilinx/overlaybins。