RTL タイプのカーネル プロジェクト - 2019.2 Japanese

RTL タイプのカーネルは、制御レジスタおよび Vadd サブモジュールのサンプル デザインで構成される最上位 Verilog デザインが含まれます。次の図に、2 つの AXI4 マスター インターフェイスを含む最上位デザインを示します。制御レジスタ モジュールを変更する場合は、このモジュールと Vivado カーネル プロジェクトの imports ディレクトリにある kernel.xml ファイルとの一致が保持されるようにしてください。サンプル ブロック カスタム ロジックに置き換えるか、デザインの開始点として使用できます。

次の図に示す Vadd サンプル ブロックは、単純な加算器関数、AXI4 読み出しマスター、および AXI4 書き込みマスターで構成されています。定義されている AXI4 インターフェイスそれぞれに、個別のサンプル加算器コードがあります。各インターフェイスに最初に関連付けられている引数は、サンプルのデータ ポインターとして使用されます。各サンプルは 16 KB のデータを読み出し、32 ビットの「1 を足す」演算を実行し、16 KB のデータを元の位置に書き込みます (読み出しアドレスと書き込みアドレスは同じ)。

次の表では、カーネルの Vivado プロジェクトのルートにある重要なファイルについて説明します。<kernel_name> は RTL Kernel ウィザードで指定したカーネルの名前になります。