デザインの周波数およびリソース要件を満たすには、カーネル計算ユニット (CU) インスタンスおよび DDR メモリ リソースのフロアプランが重要となります。フロアプランでは、CU (カーネル インスタンス) を明示的に SLR に割り当てたり、CU を DDR メモリ リソースにマップしたりします。フロアプランする際、CU のリソース使用率と DDR メモリの帯域幅の要件を考慮してください。
最大のザイリンクス FPGA は複数のスタックド シリコン ダイで構成されています。各スタックは SLR (Super Logic Region) と呼ばれ、DDR インターフェイスなど、決まった量のリソースおよびメモリが含まれます。カスタム ロジックに使用可能なデバイス SLR リソースについては、Vitis 2019.2 ソフトウェア プラットフォーム リリース ノート を参照してください。または、platforminfo ユーティリティ で説明する platforminfo ユーティリティを使用して表示することもできます。
実際のカーネル リソース使用率を使用して CU を複数の SLR に分配すると、特定の SLR での密集を削減できます。システム見積もりレポートでは、デザイン サイクルの早期に、カーネルで使用される多くのリソース (LUT、フリップフロップ、BRAM など) を確認できます。このレポートは、コマンド ラインまたは GUI を使用して、ハードウェア エミュレーションおよびシステム コンパイル中に生成できます。詳細は、システム見積もりレポート を参照してください。
この情報と使用可能な SLR リソースの情報を使用して、1 つの SLR が過剰に使用されないように、CU を SLR に割り当てます。SLR の密集が少ないほど、ツールでデザインを FPGA リソースに適切にマップしやすくなり、パフォーマンス ターゲットを満たすことができます。メモリ リソースと CU のマップについては カーネル ポートのグローバル メモリへのマップ および 計算ユニットの SLR への割り当て を参照してください。
CU を SLR に割り当てたら、CU マスター AXI ポートを DDR メモリ リソースにマップします。ザイリンクスでは、CU と同じ SLR にある DDR メモリ リソースに接続することをお勧めします。そのようにすると、数が決まっている SLR をまたぐ接続リソースの競合を削減できます。また、SLR 間の接続には SLL (Super Long Line) 配線リソースが使用されるので、標準の SLR 内の配線よりも遅延が大きくなります。
SLR 領域をまたいで別の SLR にある DDR リソースに接続することが必要なことはありますが、connectivity.sp および connectivity.slr 指示子の両方が明示的に指定されている場合は、ツールで自動的にクロッシング ロジックが追加され、SLL 遅延の影響を最小限に抑えて、タイミング クロージャが達成されるようになっています。