Vitis コア開発キットでは、1 つまたは複数のフリーランニング カーネルがサポートされます。フリーランニング カーネルには制御信号ポートがないので、開始または停止できません。このフリーランニング カーネルの制御信号ではない信号には、次のような特徴があります。
- フリーランニング カーネルにはメモリ入力または出力ポートがないので、ホストまたはその他のカーネル (標準カーネルまたは別のフリーランニング カーネル) とはストリームを介してしか通信できません。
- FPGA がバイナリ コンテナー (xclbin) によりプログラムされると、フリーランニング カーネルが FPGA で開始されるので、ホスト コードからの
clEnqueueTaskコマンドは必要ありません。 - カーネルがホストまたはその他のカーネルからストリーム データを受信開始するとすぐに処理し、使用可能なデータがなくなると停止するからです。
- フリーランニング カーネルには、カーネル ボディ内に特殊なインターフェイス プラグマ
ap_ctrl_noneが必要です。