プロセッサ IP ブロックの再カスタマイズ - 2019.2 Japanese

Vitis 統合ソフトウェア プラットフォームの資料: アプリケーション アクセラレーション開発 (UG1393)

Document ID
UG1393
Release Date
2020-02-28
Version
2019.2 Japanese

Vitis アプリケーション アクセラレーション フリーの場合、次の手順でプロセッサ IP ブロックを再カスタマイズします。再カスタマイズ後のブロック図は、次のようになります。

  1. IP インテグレーター内で Zynq UltraScale+ MPSoC ブロックをダブルクリックします。
  2. Page Navigator > PS-PL Configuration をクリックします。
  3. > シンボルをクリックして PS-PL Configuration > PS-PL Interfaces を展開します。
  4. Master Interface を展開します。
  5. AXI HPM0 FPD および AXI HPM1 FPD インターフェイスをオフにします。
  6. OK をクリックします。
  7. ブロック デザインの Zynq UltraScale+ MPSoC シンボルから IP ブロック インターフェイスが削除されたことを確認します。