FPGA バイナリのビルド プロセス で説明したように、Vitis コア開発キットのハードウェア カーネルはそれぞれ別々にザイリンクス オブジェクト ファイル (.xo) にコンパイルされます。これらのファイルをアプリケーション プロジェクトにまとめると、FPGA 実行ファイル (xclbin) にリンクでき、Vivado Design Suite から既存の RTL IP をパッケージして Vitis アプリケーション アクセラレーション開発フローで使用できるようになります。
ハードウェア エンジニアの中には、既存の RTL IP ( Vivado® IP インテグレーター ベース デザインを含む) を既に持っていたり、RTL にカーネルをインプリメントして Vivado ツールを使用して開発する方を好む方も多くいます。Vitis コア開発キットではパッケージされた RTL デザインを使用できるようになっていますが、アクセラレーションされたアプリケーション開発フローおよびランタイム ライブラリ内で使用するには、ソフトウェアおよびハードウェア要件に従う必要があります。