カーネルの SLR 領域への割り当て - 2020.1 Japanese

グローバル メモリ バンクにポートを割り当てるには、割り当てられた DDR、HBM、またはブロック RAM に接続するため、カーネルを FPGA に物理的に配線する必要あります。大型の FPGA では、複数の SLR (Super Logic Region) を含むスタックド シリコン デバイスが使用されています。Vitis コア開発キットでは、計算ユニットはターゲット プラットフォームと同じ SLR に配置されます。特にカーネルが別の SLR 領域にある特定のメモリ バンクに接続されている場合など、これが望ましくない場合もあります。その場合は、カーネル インスタンス (CU) を手動でグローバル メモリと同じ SLR に割り当てます。詳細は、カーネル ポートのグローバル メモリへのマップ を参照してください。

CU インスタンスを SLR に割り当てるには、計算ユニットの SLR への割り当てで説明されている connectivity.slr オプションを使用します。