カーネルのインターフェイス要件 - 2020.1 Japanese

Vitis 統合ソフトウェア プラットフォームの資料: アプリケーション アクセラレーション開発 (UG1393)
Document ID
UG1393
Release Date
2020-08-20
Version
2020.1 Japanese

Vitis コード開発キットの実行モデルの要件を満たすには、RTL カーネルが カーネル プロパティ の要件に従っている必要があります。RTL カーネルには、カーネル ロジックにクロックを提供するために、少なくとも 1 つのクロック インターフェイス ポートが必要です。次の表に、さまざまなインターフェイスの要件を示します。

重要: ポート名を厳密に同じに記述する必要がある場合もあります。
表 1. RTL カーネルおよびポート要件
ポートまたはインターフェイス 説明 コメント
ap_clk プライマリ クロック入力ポート
  • 名前を厳密に同じにする必要があります。
  • 必須のポート。
ap_clk_2 セカンダリ クロック入力ポート
  • 名前を厳密に同じにする必要があります。
  • オプションのポート。
ap_rst_n プライマリ アクティブ Low リセット入力ポート
  • 名前を厳密に同じにする必要があります。
  • オプションのポート。
  • この信号はタイミングを改善するために内部でパイプライン処理しておく必要があります。
  • この信号は ap_clk クロック ドメインで同期リセットにより駆動されます。
ap_rst_n_2 オプションのセカンダリ アクティブ Low のリセット入力
  • 名前を厳密に同じにする必要があります。
  • オプションのポート。
  • この信号はタイミングを改善するために内部でパイプライン処理しておく必要があります。
  • この信号は ap_clk_2 クロック ドメインで同期リセットにより駆動されます。
interrupt アクティブ High の割り込み。
  • 名前を厳密に同じにする必要があります。
  • オプションのポート。
s_axi_control 唯一の AXI4-Lite スレーブ制御インターフェイス
  • 名前は exact (大文字/小文字の区別あり) にする必要があります。
  • 必須のポート。
AXI4_MASTER グローバルメモリにアクセスするための 1 つ以上の AXI4 マスター インターフェイス
  • AXI4 マスター インターフェイスにはすべて 64 ビット アドレスが必要です。
  • グローバル メモリ空間の分割は RTL カーネル開発者が実行します。グローバル メモリの各パーティションがカーネル引数になります。各パーティションのメモリ オフセットは、AXI4-Lite スレーブ インターフェイスを介して制御レジスタ プログラマブルによって設定されます。
  • AXI4 マスターには WRAP または FIXED タイプのバーストは使用できませんし、サイズが満たないバーストも使用できません。つまり、AxSIZE は AXI データ バスの幅に一致している必要があります。
  • これらの要件を満たさないユーザー ロジックまたは RTL コードは、ラップしておくかブリッジさせて、これらの要件を満たすようにする必要があります。