ブロック デザイン タイプのカーネルには、サンプル プロジェクトの最上位に IP インテグレーター ブロック デザイン (.bd) が含まれます。制御レジスタのサンプリングおよびカーネルのフローの制御には、MicroBlaze プロセッサ サブシステムが使用されます。MicroBlaze プロセッサ システムでは、レジスタ ファイルの代わりに、ホストとカーネル間の交換メモリにブロック RAM が使用されます。
図 1. ブロック デザイン タイプのカーネル
カーネル実行の制御方法を示すサンプルとして、各 AXI インターフェイスに対して DMA および数学演算のサブブロックが作成されます。このサンプルでは、AXI Data Mover IP の制御に MicroBlaze AXI4-Stream インターフェイスが使用され、RTL カーネル タイプのものと同じサンプルが作成されます。また、MicroBlaze コアの ELF ファイルをコンパイルおよびリンクするための Vitis IDE プロジェクトも含まれています。この ELF ファイルは Vivado カーネル プロジェクトに読み込まれ、MicroBlaze 命令メモリに直接初期化されます。
MicroBlaze プロセッサ プログラムを変更するには、次の手順に従います。
- デザインがアップデートされている場合は、Export Hardware オプションを実行する必要がある場合があります。このオプションにアクセスするには、 をクリックします。Export Hardware ダイアログ ボックスが表示されたら、OK をクリックします。
- これで、コア開発キット アプリケーションを起動できるようになります。メイン メニューから をクリックします。
- Vitis IDE が表示されたら、Welcome タブの右側にある X ボタンをクリックしてこのダイアログ ボックスを閉じます。既に読み込まれている Vitis IDE プロジェクトが表示されます。
- Project Explorer ビューの <Kernel Name>_control/src セクションの下にソース ファイルがあります。必要に応じてこれらのファイルを変更します。
- アップデートが終了したら、 をクリックしてソースをコンパイルします。ELF ファイルは自動的に IDE でアップデートされます。
- 必要であれば、アップデートされたプログラムをテストおよびデバッグするため、シミュレーションを実行します。