XPIO - 2020.2 Chinese

Versal ACAP 设计指南 (UG1273)

Document ID
UG1273
Release Date
2021-03-26
Version
2020.2 Chinese

Versal ACAP 中的 XPIO 与 UltraScale™ 架构中的高速 I/O (HPIO) 相似。但 XPIO 是位于器件底部和/或顶部的外设,这与先前器件中的 I/O 列式布局不同。XPIO 所提供的 XPHY 逻辑与 UltraScale 器件原生模式类似。XPHY 逻辑可将经过校准的延迟与串行逻辑和解串逻辑封装在一起,以提供 6 个单端 I/O 端口(称为半字节)。每个 XPIO bank 含 9 个 XPHY 逻辑站点 (site),支持多达 54 个单端 I/O 端口。XPHY 逻辑用于集成 DDRMC、软核存储器控制器和定制高性能 I/O 接口。如需了解有关 XPIO 的更多信息,请参阅 Versal ACAP SelectIO 资源架构手册(AM010)