multiple_clock - 2020.2 Japanese

Versal ACAP システム統合および検証設計手法ガイド (UG1388)

Document ID
UG1388
Release Date
2021-02-04
Version
2020.2 Japanese

複数のクロックは、通常は許容されます。ザイリンクスでは、これらのクロックが同じクロック ツリーに伝搬されることを確認することをお勧めします。また、これらのクロック間のパス要件により、デザインがハードウェアで機能するために必要な要件より厳しい要件が適用されていないかも確認する必要があります。

この場合、これらのパスのクロック間に set_clock_groups または set_false_path を使用します。タイミング例外を使用する場合は、指定のパスのみに適用されていることを確認してください。

重要: XDC は Tcl 構文およびセマンティクス規則に従うので、制約の順序が関係します。詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) を参照してください。