RTL Kernel ウィザードを使用すると、 Vitis™ コンパイラで使用可能なカーネル オブジェクト (XO) に RTL IP をパッケージするのに必要な手順の一部を自動化できます。RTL Kernel ウィザードでは、次が実行されます。
- RTL カーネルのインターフェイス要件を指定するプロセスを順を追って表示し、入力された情報に基づいて最上位 RTL ラッパーを生成します。
- 最上位ラッパーに含まれる制御ロジックおよびレジスタ ファイルなどの AXI4-Lite インターフェイス モジュールを自動的に生成します。
- 最上位ラッパーにサンプルのカーネル IP モジュールを含めて、ユーザーの RTL IP とラッパー間の接続に問題がないことを確認したら、その RTL IP デザインと置き換えられるようにします。
- ウィザードからのカーネル仕様と一致する kernel.xml を自動的に作成します。
- 生成された RTL カーネル ラッパーに対して単純なシミュレーション テストベンチを生成します。
- RTL カーネルを実行してデバッグするためのサンプルのホスト プログラムを生成します。
RTL Kernel ウィザードは、Vitis IDE または Vivado® IDE からアクセスできます。どちらの場合もサンプル デザインを含む Vivado プロジェクトが作成され、ユーザーの RTL カーネルを定義するテンプレートとして使用できます。
VADD という単純な RTL IP 加算器を含むサンプル デザインを使用すると、ユーザーの RTL IP を生成された最上位ラッパーにマップするプロセスを理解できます。接続には、クロック、リセット、s_axilite 制御インターフェイス、m_axi インターフェイス、およびオプションで axis ストリーミング インターフェイスが含まれます。
ウィザードでは、生成された RTL カーネル ラッパーの単純なテストベンチと、サンプル RTL カーネルを実行するためのサンプル ホスト コードも生成されます。このサンプル テストベンチとホスト コードは、ユーザーの RTL IP デザインをテストできるように変更する必要があります。