ホスト マシンと FPGA 上のカーネルの間のデータ転送には、2 つのタイプがあります。データ ポインターは、グローバル メモリ バンクを介してホスト CPU とアクセラレータ間で転送されます。スカラー データは、ホストからカーネルに直接渡されます。
Vitis HLS ツールは、Vitis コア開発キットの一部であり、C/C++ カーネル関数のパラメーターにインターフェイス ポートを自動的に割り当てます。これらのポートは、v++ コンパイル プロセス中に割り当てられます。次のセクションに、これらのインターフェイス ポートの追加の詳細、手動で割り当てる方法、および INTERFACE プラグマを使用してデフォルト割り当てを無効にする方法を説明します。コードに INTERFACE プラグマがない場合は、Vitis ツールにより次のインターフェイス プロトコルが割り当てられます。
- C/C++ 関数のポインター引数には、AXI4 マスター インターフェイス (
m_axi) が割り当てられます。 - スカラー引数、配列の制御信号、グローバル変数、およびソフトウェア関数の戻り値には、AXI4-Lite インターフェイス (
s_axilite) が割り当てられます。 - Vitis HLS では、スループット帯域幅を最大にし、レイテンシを最短にするため、バースト トランザクションが推論され、メモリ アクセスがまとめられます。バースト転送の詳細は、 Vitis HLS フローのバースト転送の最適化 を参照してください。
- パラメーターのデータ型を定義するのに
hls::streamが使用されているので、Vitis HLS ツールでaxisインターフェイスが推論されます。