サンプル IP プロジェクトをシミュレーションするために、SystemVerilog テストベンチが生成されます。このテストベンチは RTL カーネルが正しく動作するかどうかを確かめるためのものです。add one 演算を検証するためのチェッカー機能も自動的に含まれます。
この生成されたテストベンチは、カーネル機能を検証する開始点として使用できます。制御レジスタの書き込み/読み出し操作を実行し、カーネルを複数回実行して、簡単なリセット テストも実行します。また、AXI の問題、リセット問題、複数回繰り返したときのバグ、カーネル機能のデバッグにも便利です。ハードウェア エミュレーションと比較すると、ハードウェアのコーナー ケースをより厳しくテストしますが、ホスト コードとカーネルのやり取りはテストしません。
シミュレーションを実行するには GUI の左側で をクリックし、Run Behavioral Simulation をクリックします。ビヘイビアー シミュレーションが予測どおりに機能している場合は、合成後の論理シミュレーションを実行し、合成結果がビヘイビアー モデルと一致していることを確認できます。