Vitis コア開発キットでは、ターゲット デバイスに PCIe バスを介する x86 ホストや AXI4 インターフェイスを介する Arm プロセッサなどのプロセッサに接続されたザイリンクス MPSoC または UltraScale+™ FPGA を含めることができます。FPGA には、ハードウェア カーネルをインプリメントおよび実行するプログラマブル領域が含まれます。
FPGA プラットフォームには、1 つまたは複数のグローバル メモリ バンクが含まれます。ホスト マシンとカーネルの間のデータ転送は、これらのグローバル メモリ バンクを介して実行されます。FPGA で実行されるカーネルには、1 つまたは複数のメモリ インターフェイスを含めることができます。グローバル メモリ バンクからこれらのメモリ インターフェイスへの接続は柔軟にプログラム可能であり、カーネルのコンパイル オプションにより指定されます。
ザイリンクス デバイスの PL 領域には複数のカーネルをインプリメントできるので、アプリケーションをかなりアクセラレーションできます。1 つのカーネルを複数回インスタンシエートすることもできます。カーネルのインスタンス数はプログラム可能で、FPGA バイナリを構築する際に指定したリンク オプションで決定できます。これらのオプションの詳細は、カーネルのリンク を参照してください。