CPM - 2021.1 Chinese

Versal ACAP 设计指南 (UG1273)

Document ID
UG1273
Release Date
2021-09-03
Version
2021.1 Chinese

Versal 架构包括多个块,用于实现基于 PCI™ -SIG 技术的高性能标准接口。在包含 CPM 的 Versal ACAP 中,CPM 遵循服务器系统方法论来为设计提供主要接口。作为 Versal 架构集成 shell 的一部分,CPM 与 NoC 之间存在专用连接,通过该连接可以访问 DDR 和其他硬化 IP。CPM 与可编程逻辑分开配置,使集成 shell 在启动后即可快速运行,而无需配置 PL。这种单独配置方法解决了 PCIe 规范带来的常见上电和复位时序问题。CPM 有 2 种实现方式:CPM4 和 CPM5。

在具有可用 CPM4 的 Versal ACAP 中,此块符合 PCIe 基本规范修订版 4.0,并能够支持已定义的最大 16 GT/s 的线速率。CPM4 包含 2 个 PCIe 控制器(共享访问 16 个 GTY 收发器),并集成了与 CPM PCIe 控制器 #0 相关的单一直接存储器访问 (DMA) 控制器功能(用户可以选择 QDMA 或 XDMA)。CPM4 中的加速器高速缓存一致性互连 (CCIX) 支持符合 CCIX 基本规范修订版 1.0。

在具有可用 CPM5 的 Versal ACAP 中,此块符合 PCIe 基本规范修订版 5.0,并能够支持已定义的最大 32 GT/s 的线速率。CPM5 包含 2 个 PCIe 控制器,这些控制器具有对 16 个 GTYP 收发器的专享访问权。CPM5 集成了 2 个 DMA 控制器(均为 QDMA),每个都与 CPM PCIe 控制器 #0 和 CPM PCIe 控制器 #1 相关联。CPM5 中的 CCIX 支持符合 CCIX 基本规范修订版 1.1。

CPM4 和 CPM5 包括以下附加组件:

  • 一致性网状网络 (CMN) 可构成基于 Arm CoreLink CMN-600 的 CCIX 块。
  • 有 2 个一致性集线器接口 (CHI) PL 接口 (CPI) 块。CPM4 有 1 个 L2 高速缓存实例,CPM5 有 2 个 L2 高速缓存实例。CPI 块与 PL 中的加速器连接,并执行 512 到 256 位的数据宽度转换,并与内部核块执行时钟域交汇。
  • 非一致性互连块,与 PS 连接以访问 NoC 和 DDRMC。此互连结构通过高级外设总线 (APB) 或 AXI 从接口连接到所有其它子块,以进行配置。
  • 时钟/复位块,包括锁相环 (PLL) 和时钟分频器。

CPM 可用性与器件相关。如需了解更多信息,请参阅 Versal 架构和产品数据手册概述(DS950)。如需了解有关 CPM 的更多信息,请参阅 Versal ACAP CPM CCIX 架构手册(AM016) Versal ACAP CPM Mode for PCI Express 产品指南(PG346) Versal ACAP CPM DMA and Bridge Mode for PCI Express 产品指南(PG347)

注释: Versal ACAP 还支持在 PL 互连结构中基于 PCI-SIG 技术来实现子系统,与先前器件系列相似。