MRMAC - 2021.1 Chinese

Versal ACAP 设计指南 (UG1273)

Document ID
UG1273
Release Date
2021-09-03
Version
2021.1 Chinese

如果要从 UltraScaleUltraScale+ 器件 Integrated 100G Ethernet (CMAC) 硬核块或者要从软核 10G/25G/40G 或 50G Ethernet IP 进行移植,请考量如下注意事项:

  • MRMAC 可以为线速率、时钟设置和用户接口提供更宽的自定义范围:
    • 受支持的配置包括:1 x 100GE、2 x 50GE、1 x 40GE;4 x 25GE 和 4 x 10GE。
    • MRMAC 现具有集成 AXIS 接口用于执行 MAC+PCS 操作,这与 CMAC 相反,CMAC 可提供集成 512 位 LBUS 接口(具有可选 AXIS 接口)。
    • 可提供多种 AXIS 总线宽度和时钟设置选项以供使用,并且根据配置,这些选项与 UltraScaleUltraScale+ 器件 CMAC 或者软核解决方案中所提供的选项不同。
    • 全新的灵活端口 (Flex Port) 选项,可用于访问 PCS 级别。
  • GT 不包含在 MRMAC 核内。IP integrator 块自动化设置可用于在 MRMAC 与 GT 之间建立连接。
  • 原先提供的统计数据计数器增量矢量已被统计数据寄存器所替代,该寄存器已集成到硬核块中并且可通过 AXI4-Lite 来使用。
  • MRMAC 还支持全新的高精度时间戳功能,可在 IEEE 1588 标准时间戳上实现亚纳秒级精度。

如需了解有关 MRMAC 的更多信息以及有关生成 MRMAC 设计示例的详细信息,请参阅 Versal 器件 Integrated 100G Multirate Ethernet MAC (MRMAC) LogiCORE IP 产品指南(PG314)