DDRMC - 2021.1 Japanese

Versal ACAP デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2021-09-03
Version
2021.1 Japanese

DDRMC は、汎用中央演算処理装置 (CPU) や、ビデオ、ネットワーク バッファーなど従来の FPGA (フィールド プログラマブル ゲート アレイ) アプリケーションを含む、さまざまなアプリケーションに最適な高効率かつ低レイテンシの統合 DDR メモリ コントローラーです。

このコントローラーは、DRAM の半分のクロック周波数で動作し、最大 4266Mb/s までの DDR4、LPDDR4、および LPDDR4X 規格をサポートします。コントローラーは、16、32、および 64 ビット (ECC が有効な場合には、さらに 8 ビット) のデータ幅を備えた単一の DDR メモリ インターフェイスとして構成できます。また、16 または 32 データビットの 2 つの独立した DDR インターフェイス、またはインターリーブされた DDR インターフェイスとしても構成可能です。コントローラーは、x4、x8、x16 DDR4 および x32 LPDDR4 コンポーネント、SODIMM (Small Outline Dual-Inline Memory Module)、UDIMM (Unbuffered DIMM)、RDIMM (Registered DIMM)、および LRDIMM (Load Reduced DIMM) をサポートします。DDRMC へのアクセスは、NoC を経由します。 『Versal ACAP 外部メモリ事前プランニング ツール』 (XTP667) を使用することで、さまざまな幅、タイプ、速度の最適な組み合わせのメモリ インターフェイスを特定できます。

Versal ACAP の DDRMC は、システム全体で共有されるリソースです。デバイス全体の高性能 NoC インターフェイスを介して PS と PL 間で共有されます。NoC IP コアは、1 つ以上の統合 DDRMC で構成できます。2 つまたは 4 つの DDRMC を選択する場合は、グループ化されて 1 つのインターリーブド メモリを形成します。インターリーブ モードの場合、アプリケーションは、その DDRMC を単一の統合メモリ ブロックと見なします。NoC は、AXI 要求をインターリーブされたブロックサイズのサブリクエストに自動的に分割し、各 DDRMC に対してサブリクエストを交互に送信することで、2 つまたは 4 つの DDRMC でのインターリーブをサポートします。

注記: PL、PS、CPM、または AI エンジン と DDRMC 間の接続には、NoC を介す必要があります。

DDRMC の詳細は、 『Versal ACAP Programmable Network on Chip および Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313: 英語版日本語版) を参照してください。

注記: Versal ACAP は、以前のデバイス ファミリと同様に、PL ファブリックのソフト メモリ コントローラーもサポートしています。