DSP - 2021.1 Japanese

Versal ACAP デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2021-09-03
Version
2021.1 Japanese

Versal ACAP には、DSP58 スライスが含まれています。これは、UltraScale+ デバイスの DSP48E2 スライスの上位セットであり、下位互換性があります。さらに、Versal ACAP DSP エンジンは、単一の DSP58 スライスで浮動小数点演算に対応し、専用のインターコネクトで 2 つの連続する DSP58 スライスを接続して 18 ビットの複素数乗算または複素数積和 (MACC) を構築できます。Versal ACAP の DSPFP32 モードは、Floating-Point Operator IP または Vitis HLS ツールでサポートされています。RTL デザインでこのモードを使用する場合は、移行したデザインの Floating- Point Operator IP を更新する必要があります。

ザイリンクスでは、インスタンシエートされた DSP プリミティブの Versal ACAP レガシ プリミティブ (DSP48E5) への自動移行をサポートしています。より優れた性能と使用率を実現するために、ザイリンクスは RTL を Versal ACAP RTL テンプレートに更新し、デザインを再合成することを推奨しています。

これらのアーキテクチャの違いは、 『Versal ACAP DSP エンジン アーキテクチャ マニュアル』 (AM004: 英語版日本語版) を参照してください。

重要: Versal ACAP の可能性を生かして性能を向上させるためには、データパスのどの部分を PL から AI エンジンに移植できるかを検討する必要があります。オプションで、Model Composer フローと System Generator フローを使用して、 MATLAB® および Simulink® ソフトウェアで作成されたデザインについて PL に実装した場合と AI エンジンに実装した場合を比較できます。詳細は、 『Vitis Model Composer ユーザー ガイド』 (UG1483) を参照してください。