MRMAC - 2021.1 Japanese

Versal ACAP デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2021-09-03
Version
2021.1 Japanese

UltraScale または UltraScale+ デバイスの統合型 100G イーサネット (CMAC) ハード ブロックまたはソフト 10G/25G/40G または 50G Ethernet IP から移行する場合は、次の点を考慮してください。

  • MRMAC はライン レート、クロッキング、およびユーザー インターフェイスをより柔軟にカスタマイズできます。
    • サポートされる構成: 1 x 100GE、2 x 50GE、1 x 40GE、4 x 25GE、および 4 x 10GE。
    • CMAC は 512 ビット LBUS インターフェイスを統合し、オプションで AXIS インターフェイスをサポートしていましたが、MRMAC は MAC+PCS 動作用の AXIS インターフェイスを統合しています。
    • AXIS バス幅およびクロッキングのオプションが各種あり、UltraScaleUltraScale+ デバイスの CMAC またはソフト コア ソリューションとは異なる設定が可能です。
    • PCS レベルへのアクセス用に新しいフレックス ポート オプションがあります。
  • MRMAC コアに GT は含まれません。MRMAC と GT は、IP インテグレーターのブロック オートメーションを使用して接続します。
  • 統計カウンターのインクリメント ベクターが提供される代わりに、統計レジスタがハード ブロックの一部として統合され、AXI4-Lite 経由で利用できるようになりました。
  • MRMAC は新しい高精度タイムスタンプ機能もサポートしており、IEEE Std 1588 タイムスタンプでサブナノ秒の精度を実現します。

MRMAC の詳細、および MRMAC サンプル デザインの生成に関する詳細は、 『Versal Devices Integrated 100G Multirate Ethernet MAC (MRMAC) LogiCORE IP 製品ガイド』 (PG314) を参照してください。