NoC - 2021.1 Japanese

Versal ACAP デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2021-09-03
Version
2021.1 Japanese

ネットワーク オン チップ (NoC) は、PL、PS、およびその他の統合ブロックの知的財産 (IP) エンドポイント間でデータを転送する高速通信サブシステムであり、統合されたダイ内部接続を提供します。NoC のマスターおよびスレーブ インターフェイスは、AXI3AXI4、または AXI4-Stream として構成できます。NoC は、これらの AXI インターフェイスを 128 ビット幅の NoC パケット プロトコルに変換し、水平 NoC (HNoC) および垂直 NoC (VNoC) を介してデータをデバイス全体に渡り水平方向および垂直方向に移動します。HNoC は、Versal ACAP の下部と上部にあり、I/O バンクと統合ブロック (プロセッサ、メモリ コントローラー、PCIe インターフェイスなど) の近くに配置されています。VNoC の数 (最大 8) は、デバイスと DDRMC の数 (最大 4 つ) によって異なります。AXI プロトコルの詳細は、 『Vivado Design Suite: AXI リファレンス ガイド』 (UG1037: 英語版日本語版) を参照してください。

NoC は、ブート初期段階かつ NoC データパスを使用する前に、NoC プログラミング インターフェイス (NPI) からコンフィギュレーションまたはプログラムする必要があります。NPI は、NoC レジスタをプログラムして配線テーブル、レート変調、および QoS 構成を定義します。NPI から NoC をプログラムする際、通常ユーザーによる設定は不要です。プログラミングは完全に自動化されており、プラットフォーム管理コントローラー (PMC) に組み込まれた NPI コントローラーによって実行されます。ブートおよびコンフィギュレーションの詳細は、 『Versal ACAP テクニカル リファレンス マニュアル』 (AM011) を参照してください。

Versal ACAP NoC IP は、Versal ACAP NoC の論理表現として機能します。NoC の主な機能は、DDR コントローラーとその他のデバイス間でデータを効率的に移動させることです。Versal ACAP NoC IP によって、複数のマスターが共有 DDRMC に高いサービス品質 (QoS) でアクセスできるようになります。PS または PL を DDRMC に接続する場合は、AXI NoC IP が必要です。また、AXI NoC IP を使用して、PS と PL 間、または PL 内のデザイン モジュール間の接続も構築できます。

NoC IP の詳細および性能については、 『Versal ACAP Programmable Network on Chip および Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313: 英語版日本語版) を参照してください。