Vitis アプリケーション アクセラレーション開発フローでは、 Vivado® Design Suite からの RTL IP も、Vivado IP パッケージング ガイドラインおよび Vitis コンパイラの要件に準拠している限り、FPGA にリンク可能な FPGA 実行ファイル (.xclbin) としてパッケージできます。
カーネル プロパティ で説明されるように、RTL カーネルは実行制御用の XRT 要件に準拠しないユーザー管理のカーネルにできますが、既存の RTL デザインで指定された任意の数の制御スキームをインプリメントできます。または、RTL カーネルは XRT で管理されるカーネルに必要な ap_ctrl_chain または ap_ctrl_hs 制御プロトコルの要件に準拠できます。
次のセクションでは、カーネルをシステムにリンクする Vitis コンパイラのカーネル インタフェース要件について説明します。これらの要件は、ソフトウェアで制御可能なカーネルとソフトウェアで制御されないカーネルに共通します。XRT で管理されるカーネルの制御要件、およびその他の要件についても説明します。最後に、開発フローは、 Vivado® Design Suite で RTL IP を RTL カーネルとしてパッケージして、Vitis 環境で使用できるように説明されます。