Vitis コア開発キットは、リンク プロセス中に Vivado Design Suite を呼び出して、FPGA バイナリ (.xclbin) を生成する際に RTL 合成とインプリメンテーションを自動的に実行します。Vivado ツールを Vitis IDE 内から直接起動して、プロジェクトを使用して FPGA バイナリを合成およびインプリメントするオプションもあります。Vitis IDE から Vivado ツールを操作するには 3 つのコマンドがあり、これらは メニューから実行できます。
ヒント: これらのオプションを使用できるようにするには、
hw_link
プロジェクトが開いていて、それが IDE で現在のプロジェクトである必要があります。- Open Vivado Project
- ハードウェア ビルド設定に関連付けられた Vivado プロジェクト (.xpr) が開きます。これには、そのビルドの Vivado プロジェクトが存在している必要があるので、完成済みのハードウェア ビルドが必要です。
Vivado プロジェクトを開くと Vivado IDE が起動し、インプリメンテーション デザイン チェックポイント (DCP) ファイルが開き、合成およびインプリメンテーション結果を直接管理できるようになります。この結果を使用して、Import Design Checkpoint で FPGA バイナリを生成します。
- Import Design Checkpoint
- システム ビルドの基盤として使用する Vivado DCP ファイルを指定して、FPGA バイナリを生成します。
- Import Vivado Settings
- Vitis コンパイラのコンフィギュレーション ファイル に説明するように、Vivado ツールで使用するコンフィギュレーション ファイルを指定し、リンク プロセス中に使用できるようにします。
Vivado IDE をスタンドアロン モードで使用すると、さまざまな合成およびインプリメンテーション オプションを試して、パフォーマンスおよびエリアを改善するようにカーネルをさらに最適化できます。その他、FPGA ビルド プロセスを変更できるオプションもあります。詳細は、Vivado 合成およびインプリメンテーション結果の管理 を参照してください。
重要: スタンドアロンのプロジェクトで適用した最適化オプションは、Vitis IDE ビルド コンフィギュレーションには自動的に適用されません。このため、
v++ --config
ファイル オプションを使用して、そのビルドにさまざまな合成およびインプリメンテーション プロパティが指定されるようにする必要があります。詳細は、Vitis コンパイラ コマンド を参照してください。