运行Export RTL命令时，Vitis HLS 会写入活动解决方案的 impl 文件夹。
输出文件和文件夹包括：
- component.xml：IP 组件文件，用于定义接口和架构。
- export.zip：IP 及其内容的 zip 存档。此 zip 文件可直接添加到 Vivado IP 目录中。
- export.xo：已编译的内核对象，可供在 Vitis 应用加速开发流程中使用。
- impl/ip：解压后的 IP 内容。
- impl/ip/example：此文件夹内包含用于生成封装后的 IP 的 Tcl 脚本和用于导出此 IP 的 shell 脚本。
- impl/report：综合后或布局布线后的 IP 报告将写入此文件夹。
- impl/verilog：包含 Verilog 格式的 RTL 输出文件。
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impl/vhdl：包含 VHDL 格式的 RTL 输出文件。提示： 如果选中Vivado synthesis选项或Vivado synthesis, place, and route选项，则会在 Verilog 和 VHDL 文件夹中执行 Vivado 综合与实现。在此情况下，该文件夹包含 project.xpr 文件，此文件可在 Vivado Design Suite 中打开。
重要：
赛灵思不建议将 verilog 或 vhdl 文件夹中的文件直接用于您自己的 RTL 综合工程。赛灵思建议改用已封装的 IP 输出文件。请仔细阅读紧接在本注释后的文本。
如果 Vitis HLS 在设计中使用赛灵思 IP（例如，配合浮点设计使用），那么 RTL 目录包含用于在 RTL 综合期间创建 IP 的脚本。如果将 verilog 或 vhdl 文件夹中的文件复制出并用于 RTL 综合，那么您自行承担正确使用这些文件夹中存在的任意脚本文件的责任。如果使用封装 IP，则此进程由赛灵思设计工具自动执行。如果在 Vitis HLS 中已执行 C/RTL 协同仿真，那么 Vivado 工程还将包含 RTL 测试激励文件，并且可对设计进行仿真。