描述
为处于活动状态的解决方案综合 Vitis HLS 工程。
此命令只能在处于活动状态的解决方案上下文中执行。数据库中细化后的设计将根据已设置的任意约束进行调度并映射到 RTL 上。
语法
csynth_design [OPTIONS]选项
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-dump_cfg - 编写综合前控制流程图 (CFG)。
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-dump_post_cfg - 编写综合后控制流程图 (CFG)。
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-synthesis_check - 运行综合前设计规则检查，但不生成 RTL。
示例
在顶层设计上运行 Vitis HLS 综合。
csynth_design