顶层函数综合后即变为 RTL 设计的顶层。子函数综合后则变为 RTL 设计中的块。 重要： 顶层函数不得采用静态函数。 综合后，设计中每个函数都有其自己的综合报告和 HDL 文件（Verilog 和 VHDL）。