某些赛灵思器件使用堆叠硅片互联 (SSI) 技术。在此类器件中，全部可用资源被划分为多个超级逻辑区域 (SLR)。SLR 之间的连接使用超长线路 (SLL) 布线。SLL 布线产生的延迟成本通常大于标准 FPGA 布线。为确保设计以最大性能运行，请遵循如下准则：
- 将跨 SLR 的所有信号都寄存在 SLR 输出和 SLR 输入中。
- 通过 I/O 缓冲器进出 SLR 的信号无需寄存。
- 请确保 Vitis HLS 所创建的逻辑适用于单一 SLR 内。
注释： 选择 SSI 技术器件作为目标技术时，利用率报告将包含有关 SLR 利用率和器件总利用率的详细信息。
如果逻辑包含在单一 SLR 器件内，Vitis HLS 会向 config_rtl 命令提供 -register_all_io 选项。如果启用该选项，则会寄存所有输入和输出。如果禁用该选项，则不寄存任何输入或输出。