在Solution Settings对话框上选中Vivado IP Flow Target（如 创建新的 Vitis HLS 工程 中所述）即可配置 Vitis HLS 以便生成 RTL IP 文件，这些文件可供在 Vivado Design Suite 中使用、包含到 IP 目录中以及在 IP integrator 工具的块设计中使用。HLS 综合会将 C 或 C++ 代码变换为寄存器传输级 (RTL) 代码，您可将此代码进行综合并实现到赛灵思器件的可编程逻辑区域内。
使用 open_solution -flow_target vivado 命令即可启用流程选项。
Vivado IP 流程则更为灵活，结构化程度略低于 Vitis 内核流程。Vivado IP 可支持各种接口规范和数据传输协议，但对于 Vitis 系统所需的赛灵思的 Xilinx Runtime (XRT)，它不提供原生支持。Vivado IP 流程给设计选择赋予了更多的自主权，但也将 IP 集成和管理责任交给了用户。
Vivado IP 流程为函数实参分配了多个默认接口，如 Vivado IP 流程接口 中所述。您也可以通过使用
INTERFACE
编译指示或
set_directive_interface
命令来为函数实参手动分配接口规范以覆盖默认设置，满足 Vivado 设计所需。