下图展示了 Vitis HLS 设计流程，其中显示了输入和输出文件。
图 1.
Vitis HLS 设计流程
Vitis HLS 输入包括：
- 以 C 语言和 C++11/C++14 语言编写的 C 语言函数。这是 Vitis HLS 的主要输入。函数可包含子函数层级。
- 如需了解有关含 RTL 黑盒内容的 C 语言函数相关信息，请参阅 添加 RTL 黑盒函数。
- 指定时钟周期、时钟不确定性和器件目标的设计约束。
- 指令为可选，用于指示综合流程实现特定行为或最优化操作。
- C 语言测试激励文件及在综合前对 C 语言函数进行仿真所需的所有关联文件，以及使用 C/RTL 协同仿真来验证 RTL 输出所需的文件。
您可使用 Vitis HLS 图形用户界面 (GUI) 或者在命令提示符中使用 Tcl 命令来为工程添加 C 语言输入文件、指令和约束，如 从命令行运行 Vitis HLS 中所述。您还可创建 Tcl 脚本，并以批处理模式执行命令。
Vitis HLS 输出如下：
- 已编译的对象文件 (.xo)。
此输出允许您创建已编译的硬件函数，以供在 Vitis 应用加速开发流程中使用。在编译进程中从 Vitis 工具流程调用 Vitis HLS 时，它会生成此输出，或者在自下而上的流程中作为单独工具调用时，也是如此。
- 硬件描述语言 (HDL) 格式的 RTL 实现文件。
这是来自 Vitis HLS 的主要输出。此流程允许您使用 C/C++ 代码作为源文件，以供硬件设计在 Vitis 工具流程内使用。Vitis HLS 生成的 RTL IP 可在 Verilog (IEEE 1364-2001) 标准和 VHDL (IEEE 1076-2000) 标准下使用，并且可使用 Vivado Design Suite 综合和实现到赛灵思器件中。
- 报告文件。
由于仿真、综合、C/RTL 协同仿真和生成输出而生成的报告。