AIE to HDL - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語

このブロックは、AXI4-Stream インターフェイスを使用して AI エンジン Kernel または AI エンジン Graph ブロックの出力ポートを HDL ブロックの入力ポートに接続するために使用します。



ライブラリ

AI エンジン/Interfaces

説明

このブロックは、AI エンジンと HDL ブロック間にインターフェイスを提供します。
  • AIE to HDL ブロックへの入力は、AI エンジン ブロックからの可変サイズ信号と、コンシューマーが転送を受信できることを示す tready 信号です。
  • AIE to HDL ブロックからの出力は、tdata と、プロデューサーに有効なデータがあることを示す tvalid です。tvalidtready の両方がアサートされると転送が実行されます。

パラメーター

[Output Data Type]
次の表に、AIE to HDL ブロックでサポートされる出力のデータ型と、それに対応するブロックへの入力のデータ型を示します。
出力のデータ型 AIE to HDL ブロックへの入力
int32 int32
uint32 int8、uint8、int16、uint16、uint32、float、cint16
sfix64 int64
ufix64 int8、uint8、int16、uint16、cint16、int32、uint32、cint32、uint64、float、float(c)
ufix128 int8、uint8、int16、uint16、cint16、int32、uint32、cint32、int64、uint64、float、float(c)
[Output Sample Time]
Output Sample Time(入力サンプル周期)/(入力サイズ)/ii に設定します。
注記: このブロックおよびサンプルの設定に関する詳細は、GitHub を参照してください。