Model Composer での AXI4-Stream ブロック - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語

AXI4-Stream インターフェイスを含む HDL ブロックは、AXI4 という Vitis Model Composer HDL ブロックセット ライブラリにあります。このライブラリのブロックの図は、通常の AXI4-Stream ではないブロックとは多少異なります。

ポート グループ

図 1. DDS Compiler 6.0

AXI4-Stream インターフェイスを提供するブロックでは、AXI4-Stream チャネルがグループ化および色分けされています。たとえば、上記の DDS Compiler 6.0 ブロックでは、入力ポート data_tready と 3 つの出力ポート data_tvaliddata_tdata_sine、および data_tdata_cosine が同じ AXI4-Stream チャネルにあります。同様に、入力ポート config_tvalidconfig_tdata_pinc、および出力ポート config_tready が同じ AXI4-Stream チャネルに、phase_treadyphase_tvalid、および phase_tdata_phase_out が同じチャネルにあります。

AXI4-Stream チャネルには含まれない信号は、ブロックと同じ背景色で表示されます。aresetn はその例です。

ポート名の省略

次の例では、ブロックに表示される AXI4-Stream 信号の名前が省略されていて読みやすくなっています。名前の省略はあくまで表記上のもので、ネットリストでは完全な AXI4-Stream 名が使用されます。名前の省略はデフォルトでオンになりますが、ブロックのパラメーター ダイアログ ボックスの Display shortened port names をオフにしてその完全名を表示させることもできます。

図 2. DDS Compiler 6.0

マルチチャネル TDATA の分割

AXI4-Stream では、TDATA に複数チャネルのデータを含めることができます。Model Composer では、TDATA のチャネルが分割されます。たとえば、次の dout ポートの TDATA には、現実と仮想のコンポーネントの両方が含まれます。

図 3. Complex Multiplier 6.0

マルチチャネル TDATA を分割してもデザインにロジックは追加されないので、ユーザー使いやすいように Model Composer で分割されます。分割された TDATA ポートのデータも正しくバイト アライメントされます。