SysgenBlockDescriptor のメソッド - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語
メソッド 説明
setTopLevelLanguage(language) ブラック ボックスの最上位エンティティ (またはモジュール) の言語を宣言します。language には VHDL または Verilog を指定します。
setEntityName(name) エンティティまたはモジュールの名前を設定します。
addSimulinkInport(pname) ブラック ボックスに入力ポートを追加します。pname にはポート名を指定します。
addSimulinkOutport(pname) ブラック ボックスに出力ポートを追加します。pname にはポート名を指定します。
setSimulinkPorts(in,out) ブラック ボックスに入力および出力ポートを追加します。in には入力ポート名、out には出力ポート名を指定します。
addInoutport(pname) ブラック ボックスに双方向ポートを追加します。pname にはポート名を指定します。双方向ポートは、コンフィギュレーションの config_netlist_interface フェーズでのみ追加可能です。
tagAsCombinational() ブロックに、入力ポートから出力ポートまでの組み合わせパス (直接フィードスルー) があることを示します。
addClkCEPair(clkPname, cePname, rate) ブロックのクロック/クロック イネーブル ポートのペアを定義します。clkPname にはクロック ポート名、cePname にはクロック イネーブル ポート名、rate (double 型) にはポートのペアが実行されるレートを指定します。レートは正の整数である必要があります。クロック名には clk、クロック イネーブル名には ce という文字列を含める必要があります。クロック名とクロック イネーブル名はベース名は同じにし、それに clk または ce を付けたものにしてください。
port(name) 指定した名前に一致する SysgenPortDescriptor を返します。
inport(indx) 指定した入力ポートを記述する SysgenPortDescriptor を返します。indx は検索するポートのインデックスを指定し、1 から numInputPorts までの値を指定します。
outport(indx) 指定した出力ポートを記述する SysgenPortDescriptor を返します。indx は検索するポートのインデックスを指定し、1 から numOutputPorts までの値を指定します。
addGeneric(identifier, value) ブロックのジェネリック (Verilog の場合はパラメーター) を定義します。identifier にはジェネリック名を指定し、value には double 型または string 型の値を指定します。ジェネリックのデータ型は値のデータ型から推論されます。値が integral double (4.0 など) の場合は、ジェネリックのデータ型は integer に設定されます。integral double 以外の値の場合は、real 型に設定されます。値が 0101 など 0 および 1 のみを含む文字列の場合は、データ型は bit_vector に設定されます。それ以外の文字列値の場合は、string 型に設定されます。
addGeneric(identifier, type, value) ブロックのジェネリック (Verilog の場合はパラメーター) の名前、データ型、値を明示的に指定します。3 つの引数は文字列で、identifier は名前、type はデータ型、value は値です。
addFile(fn) ブラック ボックスに関連付けられているファイルのリストにファイル名を追加します。fn はファイル名です。通常、HDL ファイルがブラック ボックスに関連付けられていますが、どのタイプのファイルでも追加できます。VHDL ファイル名は .vhd、Verilog ファイル名は .v で終わる必要があります。ファイルを追加した順序は保持され、HDL ファイルはその順にコンパイルされます。ファイル名は絶対名または相対名にできます。相対ファイル名は、MDL ファイルまたはライブラリのディレクトリに相対して処理されます。
getDeviceFamilyName() ブラック ボックスに対応する FPGA デバイスの名前を取得します。
getConfigPhaseString 現在のコンフィギュレーション フェーズを文字列として返します。有効な戻り値 (文字列) は、config_interface、config_rate_and_type、config_post_rate_and_type、config_simulation、config_netlist_interface および config_netlist です。
setSimulatorCompilationScript(script) ブラック ボックスが生成するデフォルトの HDL 協調シミュレーション コンパイル スクリプトを上書きします。script には使用するスクリプト名を指定します。たとえば、ブラック ボックスの HDL が変更されていない状態でシミュレーションを繰り返す場合、コンパイル フェーズを省くために、のメソッドを使用できます。
setError(message) エラーが発生したことを示し、エラー メッセージを記録します。message にはエラー メッセージを指定します。