クロック伝搬のデバッグ - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語

最上位 System Generator トークンを使用すると、[General] タブの Block icon display を使用してすべての HDL ブロック アイコンの表示を制御できます。このタブから、Normalized sample periods または Sample frequencies のいずれかを選択すると、デザインでのクロック伝搬を確認できます。

マルチクロック デザインでは、Normalized sample periods を選択すると、デザイン内のすべてのサンプル周期を正規化するのに Simulink system period の最小値が使用されます。

図 1. クロック伝搬のデバッグ

上の図のように表示するには、最上位 System Generator トークンの Block icon displayNormalized Sample Periods に設定し、Apply をクリックします。

Sample Frequencies の場合、次の計算結果ポート アイコンのテキストに表示されます。

(1e6/FPGA クロック周期) * Simulink システム周期/ポート サンプル周期

FPGA クロック周期とは、ドメインの System Generator トークンで指定した FPGA クロック周期 (ns) のことで、Simulink システム周期とは、ドメインの System Generator トークンで指定した Simulink システム周期 (秒) のことです。

Sample Frequencies を使用すると、クロック伝搬が正しいかを確認することもできます。

図 2. 周波数の例

シミュレーションでハードウェアの動作がクロックに相対してモデリングされるようにするには、FPGA クロック周期に対する Simulink システム周期の比率が各ドメインで同じである必要があります。この関係が正しい比率でコンパイルされないと、次の図のような警告メッセージが表示されます。

図 3. 警告メッセージ