コンパイル結果 - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語

このセクションでは、System Generator トークンで HDL Netlist を選択して Generate ボタンをクリックしたときに Model Composer で生成される下位ファイルについて説明します。生成されるファイルには、デザインをインプリメントする HDL が含まれます。Model Composer では、HDL ファイルとその他のハードウェア ファイルが 1 つの Vivado® IDE プロジェクトで管理されます。すべてのファイルは、System Generator トークンで指定したディレクトリに生成されます。テストベンチを作成するよう指定していない場合 ([Create testbench] をオフ)、Model Composer で生成されるファイルは次のとおりです。

表 1. コンパイル ファイル
ファイル名/タイプ 説明
<design_name>.vhd/.v 階層構造ネットリストとクロック/クロック イネーブル制御が含まれます。
<design_name_entity_declarations>.vhd/.v デザインの HDL ブロックのモジュール定義のエンティティが含まれます。
<design_name>.xpr Vivado IDE デザインの属性をすべて記述した Vivado IDE プロジェクト ファイル。

テストベンチを作成するよう指定している場合は ([Create testbench] をオン)、Model Composer で、上記のファイルに加え、シミュレーション結果を比較するためのファイルが生成されます。 Simulink® でのシミュレーション結果と、Questa、Vivado シミュレータ、VCS などの Vivado® IDE でサポートされる RTL シミュレータからのシミュレーション結果が比較されます。追加のファイルは次のとおりです。

表 2. 追加のコンパイル ファイル
ファイル名/タイプ 説明
DAT ファイル Simulink でのシミュレーション結果が含まれます。
<design_name>_tb.vhd/.v デザインをラップするテストベンチ。シミュレーションを実行すると、このテストベンチによりデジタル シミュレータのシミュレーション結果と Simulink のシミュレーション結果が比較されます。