- HLS または HDL ブロックのみを含むデザインのハードウェア検証フローは、現在のところサポートされていません。
- HDL ブロックを含むデザインでは、HDL ネットリスト生成ディレクトリは ./netlist である必要があります。また、AI エンジン ブロックと HDL ブロックを含むデザイン で説明されているコード生成シーケンスに従う必要があります。
- ほかの HLS カーネル ブロックに接続されている HLS カーネル ブロックを含むデザインは、現在のところサポートされていません。AIE DUT に接続されている HLS カーネル ブロックを含むデザインはサポートされていますが、複数の HLS カーネルを AIE DUT に接続できます。たとえば、次の図に示すトポロジがあるとします。
ここでは、2 つの HLS カーネルが aie_sub の異なるポートに接続されています。これは、ハードウェア検証フローでサポートされます。
- HLS カーネル ブロックは、PL 用の C/C++ コードのインポートおよび AI エンジンとの接続にのみ使用できます。HLS ライブラリからのブロックは、接続して協調シミュレーションすることはできません。