デザインの入力と出力にレジスタを付ける - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語

デザインの入力と出力にレジスタを付けます。次の図に示すように、レジスタを付けるには、Gateway In ブロックの後および Gateway Out ブロックの前に、レイテンシ 1 の Delay ブロックまたは Register ブロックを 1 つまたは複数配置します。Register ブロックの機能のいずれかを追加すると、追加のハードウェア リソースが必要になります。

図 1. レジスタの入力および出力

I/O に 2 つのレジスタを付けると、有益な場合があります。この場合、Register ブロックを 2 つインスタンシエートするか、レイテンシが 1 の Delay ブロックを 2 つインスタンシエートします。このようにすると、1 つのレジスタが IOB 内に配置され、もう 1 つのレジスタが FPGA のロジックの横に配置されます。Delay ブロックのレイテンシを 2 にしても、レイテンシ 2 のブロックが SRL32 を使用してインプリメントされ、IOB 内に配置されないので、同じ結果にはなりません。