使用方法 - 2021.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2021-10-22
Version
2021.2 日本語

未接続出力の終端

未接続の入力および出力ポートがある次のようなモデルがあるとします。

図 1. 未接続の入力および出力ポートがあるモデル

この場合、DDS Compiler 6.0 ブロックを右クリックし、Xilinx Tools > Terminate > Outputs をクリックします。

次の図に、このコマンドを実行した後の終端処理された出力を示します。

図 2. 終端された出力ポート

未接続入力の終端

未接続の入力ポートがある次のようなモデルがあるとします。

図 3. 未接続の入力ポートがあるモデル

この場合、DDS Compiler 6.0 ブロックを右クリックし、次の順にクリックします。

Xilinx Tools > Terminate > Inputs

次の図に、このコマンドを実行した後の終端処理された入力を示します。

図 4. 終端された入力ポート