Versal アーキテクチャには、 PCI™ -SIG テクノロジに基づいて構築された規格ベースの高性能インターフェイスを実装するためのブロックが含まれています。CPM を備える Versal ACAP は、CPM がサーバー システムの設計手法に従うデザインにプライマリ インターフェイスを提供します。シェルに統合された Versal アーキテクチャの一部となる CPM には、NoC への専用接続があり、NoC 経由で DDR やその他のハード IP へアクセスできます。CPM は、プログラマブル ロジックとは別に構成されているため、PL を構成する必要がなく、起動後すぐに統合シェルを駆動できます。この独立した構成は、PCIe 仕様によって生じる一般的なパワーアップおよびリセットのタイミング問題を解消できます。CPM の実装には、CPM4 と CPM5 の 2 種類あります。
CPM4 を備えた Versal ACAP では、ブロックが PCIe Base Specification Revision 4.0 に準拠しており、最大 16GT/s までのライン レートをサポートできます。CPM4 には、16 個の GTY トランシーバーへの共有アクセスが可能な 2 つの PCIe コントローラーがあり、CPM PCIe コントローラー#0 に関連付けられたダイレクト メモリ アクセス (DMA) コントローラー機能 (QDMA または XDMA をユーザーが選択可能) が 1 つ統合されています。CPM4 での CCIX (Cache Coherent Interconnect for Accelerators) サポートは、CCIX Base Specification Revision 1.0 に準拠しています。
CPM5 を備えた Versal ACAP では、ブロックが PCIe Base Specification Revision 5.0 に準拠しており、最大 32GT/s までのライン レートをサポートできます。CPM5 には、16 個の GTYP トランシーバーへの専用アクセスを備える 2 つの PCIe コントローラーが含まれています。CPM5 は、CPM PCIeコントローラー#0 と CPM PCIe コントローラー#1 にそれぞれ関連付けられた 2 つの DMA コントローラー (両方とも QDMA) も備えています。CPM5 での CCIX サポートは、CCIX Base Specification Revision 1.1 に準拠しています。
CPM4 および CPM5 には、次に示すコンポーネントが追加で含まれます。
- CMN (コヒーレント メッシュ ネットワーク) は、Arm CoreLink CMN-600 をベースとする CCIX ブロックを形成します。
- CHI (Coherent Hub Interface) PL インターフェイス (CPI) ブロックが 2 つあります。CPM4 には L2 キャッシュ インスタンスが 1 個、CPM5 には L2 キャッシュ インスタンスが 2 個あります。CPI ブロックは、PL のアクセラレータに接続され、512 から 256 ビットのデータ幅変換および内部コア クロックへのクロック乗せ換えを実行します。
- NoC および DDRMC へアクセスするため、PS と接続する非コヒーレント インターコネクト ブロックがあります。このインターコネクトは、APB (Advanced Peripheral Bus) またはコンフィギュレーション用の AXI スレーブ インターフェイスを介して、その他すべてのサブブロックに接続されます。
- 位相ロック ループ (PLL) やクロック分周器を含むクロック/リセット ブロックがあります。
利用可能な CPM はデバイスによって異なります。詳細は、 『Versal アーキテクチャおよび製品データシート: 概要』 (DS950) を参照してください。CPM の詳細は、 『Versal ACAP CPM CCIX アーキテクチャ マニュアル』 (AM016)、 『Versal ACAP CPM Mode for PCI Express 製品ガイド』 (PG346) 、および 『Versal ACAP CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347) を参照してください。