Versal アーキテクチャには、 PCI™ -SIG テクノロジに基づいて構築された規格ベースの高性能インターフェイスを実装するためのブロックが含まれています。統合された CPM ブロック以外に、Versal アーキテクチャは、PL での PCIe® の実装をサポートしています。PL PCIe は、以前のアーキテクチャでサポートされている PCIe 用統合ブロックの実装を大幅に強化したものです。
以前のアーキテクチャの PCIe 用統合ブロックを、Versal ACAP PL PCIe® ブロック に移行する必要がある場合は、次の点に注意が必要です。
- 現在、手動接続または自動接続でサポートされているのは、Vivado IP インテグレーター ベースのブロック デザイン フローのみです。
- Versal ACAP PL PCIe に必要な GT および PHY IP ブロックは、Versal ACAP PL PCIe® ブロック の外部にあります。
- PL PCIe® ブロックを使用して PCIe サブシステムに対して必要なリンク速度、幅、および機能を設定したら、ブロック オートメーションを実行するか、または必要な GT および PHY IP を手動でインスタンシエートして接続します。
- ザイリンクスは、プロセッシング システム内の I/O を使用して PCIe コントローラーの基本リセットを駆動することを推奨しています。これは CIPS IP で設定する必要があります。
- RQ/RC/CQ/CC ストリーミング インターフェイスと側帯波信号を手動でマップします。これは、以前のアーキテクチャでの各 IP の実装と同様です。
以前のアーキテクチャの PCIe 用統合ブロックを、Versal アーキテクチャの CPM ブロックに移行する必要がある場合は、次の点に注意が必要です。
- CIPS IP コアを使用して、CPM 内で PCIe サブシステムに対して必要なリンク速度、幅、および機能を設定します。
- PCIe コントローラーの基本リセットは、プロセッシング システム内の I/O によって駆動されます。これは CIPS IP で設定する必要があります。
- プログラマブル ロジックで使用できるのは、設定されたリンク速度と幅に応じて 62.5、125、または 250 MHz の周波数となる user_clk のみです。
- RQ/RC/CQ/CC ストリーミング、側帯波信号、XDMA ストリーミング、および QDMA ストリーミング インターフェイスを Versal ACAP CPM PL インターフェイスに手動でマップします。これらのインターフェイスは、以前のアーキテクチャでの各 IP の実装と同様です。
- AXI4-MM ブリッジ、XDMA-MM (ザイリンクス DMA Memory-Mapped) インターフェイス、QDMA-MM (Queue DMA Memory-Mapped) インターフェイスなどの AXI4-MM (AXI4 Memory-Mapped) インターフェイスを NoC インフラストラクチャに手動でマップします。これには、NoC、プロセッシング システム、アドレス変換、アドレス割り当てなど、デザインのさまざまなコンポーネントを設定する必要があります。
詳細は、CPM を備えるデバイスに関する次の資料を参照してください。