SystemC は、ハードウェアのモデリングを可能にする C++ ライブラリです。このライブラリは、モジュール、ポート、インターフェイス、データ型などの構造エレメントを供給します。ザイリンクスでは、サイクル精度のシミュレーション モデルに加え、一部の Versal ACAP インフラストラクチャ ブロックを Vitis ハードウェア エミュレーション フローで使用するための、高速でトランザクション精度の SystemC シミュレーション モデルを提供しています。SystemC モデルの場合、RTL モデルよりもシミュレーションが高速になり、全体的なシミュレーション時間を短縮できます。
SystemC モデルは通常、パフォーマンス解析、アーキテクチャ探索、DMA 同期化、アドレス トレース生成、パフォーマンス モデリングに使用されます。ただし、ザイリンクスは、DMA トランザクションまたはタイミング依存の問題など、精度とデバッグがより重要な場合には、RTL モデルを使用することを推奨しています。
ブロック | サイクル精度 | パフォーマンス |
---|---|---|
PS |
QEMU (論理シミュレーションのみ) |
QEMU (論理シミュレーションのみ) CIPS Verification IP (VIP) |
NoC | ビヘイビアー SystemVerilog (サイクル近似) | SystemC |
DDRMC | ビヘイビアー SystemVerilog | SystemC |
PL ベースのソフト メモリ コントローラー | ビヘイビアー SystemVerilog | ビヘイビアー SystemVerilog |
CPM | ビヘイビアー SecureIP | ビヘイビアー SecureIP |
GT | ビヘイビアー SecureIP | ファイル I/O (Vitis ソフトウェア プラットフォームを使用している場合) |
GT ベースの IP | ビヘイビアー SecureIP | AXI verification IP ファイル I/O (Vitis ソフトウェア プラットフォームを使用している場合) |
HLS ベースの IP | RTL | RTL |
その他の IP | IP により異なる | IP により異なる |
PL | ビヘイビアー Verilog VHDL SystemVerilog |
ビヘイビアー Verilog VHDL SystemVerilog |
AI エンジン | SystemC | SystemC |